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synced 2024-11-23 19:23:23 +01:00
[Sparc] Add support for parsing branch instructions and conditional moves.
llvm-svn: 198738
This commit is contained in:
Venkatraman Govindaraju
parent
24d99bb391
commit
d26e61b5c9
@ -537,10 +537,30 @@ SparcAsmParser::parseSparcAsmOperand(SparcOperand *&Op)
|
|||||||
Parser.Lex(); // Eat the '%'.
|
Parser.Lex(); // Eat the '%'.
|
||||||
unsigned RegNo;
|
unsigned RegNo;
|
||||||
if (matchRegisterName(Parser.getTok(), RegNo, false, false)) {
|
if (matchRegisterName(Parser.getTok(), RegNo, false, false)) {
|
||||||
|
StringRef name = Parser.getTok().getString();
|
||||||
Parser.Lex(); // Eat the identifier token.
|
Parser.Lex(); // Eat the identifier token.
|
||||||
E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
|
E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
|
||||||
|
switch (RegNo) {
|
||||||
|
default:
|
||||||
Op = SparcOperand::CreateReg(RegNo, SparcOperand::rk_None, S, E);
|
Op = SparcOperand::CreateReg(RegNo, SparcOperand::rk_None, S, E);
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break;
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break;
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||||||
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case Sparc::Y:
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Op = SparcOperand::CreateToken("%y", S);
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break;
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case Sparc::ICC:
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if (name == "xcc")
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Op = SparcOperand::CreateToken("%xcc", S);
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else
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Op = SparcOperand::CreateToken("%icc", S);
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break;
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case Sparc::FCC:
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assert(name == "fcc0" && "Cannot handle %fcc other than %fcc0 yet");
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Op = SparcOperand::CreateToken("%fcc0", S);
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break;
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}
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|
break;
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||||||
}
|
}
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||||||
if (matchSparcAsmModifiers(EVal, E)) {
|
if (matchSparcAsmModifiers(EVal, E)) {
|
||||||
E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
|
E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
|
||||||
|
|||||||
@ -82,6 +82,17 @@ void SparcInstPrinter::printCCOperand(const MCInst *MI, int opNum,
|
|||||||
raw_ostream &O)
|
raw_ostream &O)
|
||||||
{
|
{
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||||||
int CC = (int)MI->getOperand(opNum).getImm();
|
int CC = (int)MI->getOperand(opNum).getImm();
|
||||||
|
switch (MI->getOpcode()) {
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||||||
|
default: break;
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||||||
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case SP::FBCOND:
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case SP::MOVFCCrr:
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case SP::MOVFCCri:
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case SP::FMOVS_FCC:
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case SP::FMOVD_FCC:
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|
case SP::FMOVQ_FCC: // Make sure CC is a fp conditional flag.
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CC = (CC < 16) ? (CC + 16) : CC;
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||||||
|
break;
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||||||
|
}
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||||||
O << SPARCCondCodeToString((SPCC::CondCodes)CC);
|
O << SPARCCondCodeToString((SPCC::CondCodes)CC);
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}
|
}
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||||||
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||||||
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|||||||
@ -333,32 +333,42 @@ class XBranchSP<dag ins, string asmstr, list<dag> pattern>
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|||||||
let Predicates = [Is64Bit] in {
|
let Predicates = [Is64Bit] in {
|
||||||
|
|
||||||
let Uses = [ICC] in
|
let Uses = [ICC] in
|
||||||
def BPXCC : XBranchSP<(ins brtarget:$imm22, CCOp:$cond),
|
def BPXCC : XBranchSP<(ins brtarget:$imm19, CCOp:$cond),
|
||||||
"b$cond %xcc, $imm22",
|
"b$cond %xcc, $imm19",
|
||||||
[(SPbrxcc bb:$imm22, imm:$cond)]>;
|
[(SPbrxcc bb:$imm19, imm:$cond)]>;
|
||||||
|
|
||||||
// Conditional moves on %xcc.
|
// Conditional moves on %xcc.
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||||||
let Uses = [ICC], Constraints = "$f = $rd" in {
|
let Uses = [ICC], Constraints = "$f = $rd" in {
|
||||||
def MOVXCCrr : Pseudo<(outs IntRegs:$rd),
|
let cc = 0b110 in {
|
||||||
|
def MOVXCCrr : F4_1<0b101100, (outs IntRegs:$rd),
|
||||||
(ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
|
(ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
|
||||||
"mov$cond %xcc, $rs2, $rd",
|
"mov$cond %xcc, $rs2, $rd",
|
||||||
[(set i32:$rd,
|
[(set i32:$rd,
|
||||||
(SPselectxcc i32:$rs2, i32:$f, imm:$cond))]>;
|
(SPselectxcc i32:$rs2, i32:$f, imm:$cond))]>;
|
||||||
def MOVXCCri : Pseudo<(outs IntRegs:$rd),
|
def MOVXCCri : F4_2<0b101100, (outs IntRegs:$rd),
|
||||||
(ins i32imm:$i, IntRegs:$f, CCOp:$cond),
|
(ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
|
||||||
"mov$cond %xcc, $i, $rd",
|
"mov$cond %xcc, $simm11, $rd",
|
||||||
[(set i32:$rd,
|
[(set i32:$rd,
|
||||||
(SPselectxcc simm11:$i, i32:$f, imm:$cond))]>;
|
(SPselectxcc simm11:$simm11, i32:$f, imm:$cond))]>;
|
||||||
def FMOVS_XCC : Pseudo<(outs FPRegs:$rd),
|
} // cc
|
||||||
|
|
||||||
|
let opf_cc = 0b110 in {
|
||||||
|
def FMOVS_XCC : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
|
||||||
(ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
|
(ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
|
||||||
"fmovs$cond %xcc, $rs2, $rd",
|
"fmovs$cond %xcc, $rs2, $rd",
|
||||||
[(set f32:$rd,
|
[(set f32:$rd,
|
||||||
(SPselectxcc f32:$rs2, f32:$f, imm:$cond))]>;
|
(SPselectxcc f32:$rs2, f32:$f, imm:$cond))]>;
|
||||||
def FMOVD_XCC : Pseudo<(outs DFPRegs:$rd),
|
def FMOVD_XCC : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
|
||||||
(ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
|
(ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
|
||||||
"fmovd$cond %xcc, $rs2, $rd",
|
"fmovd$cond %xcc, $rs2, $rd",
|
||||||
[(set f64:$rd,
|
[(set f64:$rd,
|
||||||
(SPselectxcc f64:$rs2, f64:$f, imm:$cond))]>;
|
(SPselectxcc f64:$rs2, f64:$f, imm:$cond))]>;
|
||||||
|
def FMOVQ_XCC : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
|
||||||
|
(ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
|
||||||
|
"fmovq$cond %xcc, $rs2, $rd",
|
||||||
|
[(set f128:$rd,
|
||||||
|
(SPselectxcc f128:$rs2, f128:$f, imm:$cond))]>;
|
||||||
|
} // opf_cc
|
||||||
} // Uses, Constraints
|
} // Uses, Constraints
|
||||||
|
|
||||||
//===----------------------------------------------------------------------===//
|
//===----------------------------------------------------------------------===//
|
||||||
|
|||||||
119
lib/Target/Sparc/SparcInstrAliases.td
Normal file
119
lib/Target/Sparc/SparcInstrAliases.td
Normal file
@ -0,0 +1,119 @@
|
|||||||
|
//===-- SparcInstrAliases.td - Instruction Aliases for Sparc Target -------===//
|
||||||
|
//
|
||||||
|
// The LLVM Compiler Infrastructure
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|
//
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||||||
|
// This file is distributed under the University of Illinois Open Source
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|
// License. See LICENSE.TXT for details.
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|
//
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||||||
|
//===----------------------------------------------------------------------===//
|
||||||
|
//
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||||||
|
// This file contains instruction aliases for Sparc.
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//===----------------------------------------------------------------------===//
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|
// Instruction aliases for conditional moves.
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// mov<cond> <ccreg> rs2, rd
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multiclass cond_mov_alias<string cond, int condVal, string ccreg,
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|
Instruction movrr, Instruction movri,
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||||||
|
Instruction fmovs, Instruction fmovd> {
|
||||||
|
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||||||
|
// mov<cond> (%icc|%xcc|%fcc0), rs2, rd
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||||||
|
def : InstAlias<!strconcat(!strconcat(!strconcat("mov", cond), ccreg),
|
||||||
|
", $rs2, $rd"),
|
||||||
|
(movrr IntRegs:$rd, IntRegs:$rs2, condVal)>;
|
||||||
|
|
||||||
|
// mov<cond> (%icc|%xcc|%fcc0), simm11, rd
|
||||||
|
def : InstAlias<!strconcat(!strconcat(!strconcat("mov", cond), ccreg),
|
||||||
|
", $simm11, $rd"),
|
||||||
|
(movri IntRegs:$rd, i32imm:$simm11, condVal)>;
|
||||||
|
|
||||||
|
// fmovs<cond> (%icc|%xcc|%fcc0), $rs2, $rd
|
||||||
|
def : InstAlias<!strconcat(!strconcat(!strconcat("fmovs", cond), ccreg),
|
||||||
|
", $rs2, $rd"),
|
||||||
|
(fmovs FPRegs:$rd, FPRegs:$rs2, condVal)>;
|
||||||
|
|
||||||
|
// fmovd<cond> (%icc|%xcc|%fcc0), $rs2, $rd
|
||||||
|
def : InstAlias<!strconcat(!strconcat(!strconcat("fmovd", cond), ccreg),
|
||||||
|
", $rs2, $rd"),
|
||||||
|
(fmovd DFPRegs:$rd, DFPRegs:$rs2, condVal)>;
|
||||||
|
}
|
||||||
|
|
||||||
|
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||||||
|
// Instruction aliases for integer conditional branches and moves.
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|
multiclass int_cond_alias<string cond, int condVal> {
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||||||
|
// b<cond> $imm
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||||||
|
def : InstAlias<!strconcat(!strconcat("b", cond), " $imm"),
|
||||||
|
(BCOND brtarget:$imm, condVal)>;
|
||||||
|
|
||||||
|
// b<cond> %xcc, $imm
|
||||||
|
def : InstAlias<!strconcat(!strconcat("b", cond), " %xcc, $imm"),
|
||||||
|
(BPXCC brtarget:$imm, condVal)>, Requires<[Is64Bit]>;
|
||||||
|
|
||||||
|
defm : cond_mov_alias<cond, condVal, " %icc",
|
||||||
|
MOVICCrr, MOVICCri,
|
||||||
|
FMOVS_ICC, FMOVD_ICC>, Requires<[HasV9]>;
|
||||||
|
|
||||||
|
defm : cond_mov_alias<cond, condVal, " %xcc",
|
||||||
|
MOVXCCrr, MOVXCCri,
|
||||||
|
FMOVS_XCC, FMOVD_XCC>, Requires<[Is64Bit]>;
|
||||||
|
|
||||||
|
// fmovq<cond> (%icc|%xcc), $rs2, $rd
|
||||||
|
def : InstAlias<!strconcat(!strconcat("fmovq", cond), " %icc, $rs2, $rd"),
|
||||||
|
(FMOVQ_ICC QFPRegs:$rd, QFPRegs:$rs2, condVal)>,
|
||||||
|
Requires<[HasV9, HasHardQuad]>;
|
||||||
|
def : InstAlias<!strconcat(!strconcat("fmovq", cond), " %xcc, $rs2, $rd"),
|
||||||
|
(FMOVQ_XCC QFPRegs:$rd, QFPRegs:$rs2, condVal)>,
|
||||||
|
Requires<[Is64Bit, HasHardQuad]>;
|
||||||
|
|
||||||
|
}
|
||||||
|
|
||||||
|
|
||||||
|
// Instruction aliases for floating point conditional branches and moves.
|
||||||
|
multiclass fp_cond_alias<string cond, int condVal> {
|
||||||
|
|
||||||
|
// fb<cond> $imm
|
||||||
|
def : InstAlias<!strconcat(!strconcat("fb", cond), " $imm"),
|
||||||
|
(FBCOND brtarget:$imm, condVal), 0>;
|
||||||
|
|
||||||
|
defm : cond_mov_alias<cond, condVal, " %fcc0",
|
||||||
|
MOVFCCrr, MOVFCCri,
|
||||||
|
FMOVS_FCC, FMOVD_FCC>, Requires<[HasV9]>;
|
||||||
|
|
||||||
|
// fmovq<cond> %fcc0, $rs2, $rd
|
||||||
|
def : InstAlias<!strconcat(!strconcat("fmovq", cond), " %fcc0, $rs2, $rd"),
|
||||||
|
(FMOVQ_ICC QFPRegs:$rd, QFPRegs:$rs2, condVal)>,
|
||||||
|
Requires<[HasV9, HasHardQuad]>;
|
||||||
|
}
|
||||||
|
|
||||||
|
defm : int_cond_alias<"a", 0b1000>;
|
||||||
|
defm : int_cond_alias<"n", 0b0000>;
|
||||||
|
defm : int_cond_alias<"ne", 0b1001>;
|
||||||
|
defm : int_cond_alias<"e", 0b0001>;
|
||||||
|
defm : int_cond_alias<"g", 0b1010>;
|
||||||
|
defm : int_cond_alias<"le", 0b0010>;
|
||||||
|
defm : int_cond_alias<"ge", 0b1011>;
|
||||||
|
defm : int_cond_alias<"l", 0b0011>;
|
||||||
|
defm : int_cond_alias<"gu", 0b1100>;
|
||||||
|
defm : int_cond_alias<"leu", 0b0100>;
|
||||||
|
defm : int_cond_alias<"cc", 0b1101>;
|
||||||
|
defm : int_cond_alias<"cs", 0b0101>;
|
||||||
|
defm : int_cond_alias<"pos", 0b1110>;
|
||||||
|
defm : int_cond_alias<"neg", 0b0110>;
|
||||||
|
defm : int_cond_alias<"vc", 0b1111>;
|
||||||
|
defm : int_cond_alias<"vs", 0b0111>;
|
||||||
|
|
||||||
|
defm : fp_cond_alias<"u", 0b0111>;
|
||||||
|
defm : fp_cond_alias<"g", 0b0110>;
|
||||||
|
defm : fp_cond_alias<"ug", 0b0101>;
|
||||||
|
defm : fp_cond_alias<"l", 0b0100>;
|
||||||
|
defm : fp_cond_alias<"ul", 0b0011>;
|
||||||
|
defm : fp_cond_alias<"lg", 0b0010>;
|
||||||
|
defm : fp_cond_alias<"ne", 0b0001>;
|
||||||
|
defm : fp_cond_alias<"e", 0b1001>;
|
||||||
|
defm : fp_cond_alias<"ue", 0b1010>;
|
||||||
|
defm : fp_cond_alias<"ge", 0b1011>;
|
||||||
|
defm : fp_cond_alias<"uge", 0b1100>;
|
||||||
|
defm : fp_cond_alias<"le", 0b1101>;
|
||||||
|
defm : fp_cond_alias<"ule", 0b1110>;
|
||||||
|
defm : fp_cond_alias<"o", 0b1111>;
|
||||||
@ -928,8 +928,9 @@ let Predicates = [HasV9], Constraints = "$f = $rd" in {
|
|||||||
def FMOVQ_ICC
|
def FMOVQ_ICC
|
||||||
: F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
|
: F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
|
||||||
(ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
|
(ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
|
||||||
"fmovd$cond %icc, $rs2, $rd",
|
"fmovq$cond %icc, $rs2, $rd",
|
||||||
[(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>;
|
[(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
|
||||||
|
Requires<[HasHardQuad]>;
|
||||||
}
|
}
|
||||||
|
|
||||||
let Uses = [FCC], opf_cc = 0b000 in {
|
let Uses = [FCC], opf_cc = 0b000 in {
|
||||||
@ -946,8 +947,9 @@ let Predicates = [HasV9], Constraints = "$f = $rd" in {
|
|||||||
def FMOVQ_FCC
|
def FMOVQ_FCC
|
||||||
: F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
|
: F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
|
||||||
(ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
|
(ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
|
||||||
"fmovd$cond %fcc0, $rs2, $rd",
|
"fmovq$cond %fcc0, $rs2, $rd",
|
||||||
[(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>;
|
[(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
|
||||||
|
Requires<[HasHardQuad]>;
|
||||||
}
|
}
|
||||||
|
|
||||||
}
|
}
|
||||||
@ -1092,3 +1094,4 @@ def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
|
|||||||
|
|
||||||
|
|
||||||
include "SparcInstr64Bit.td"
|
include "SparcInstr64Bit.td"
|
||||||
|
include "SparcInstrAliases.td"
|
||||||
|
|||||||
@ -80,3 +80,90 @@
|
|||||||
|
|
||||||
# CHECK: subxcc %g1, %g2, %g3
|
# CHECK: subxcc %g1, %g2, %g3
|
||||||
0x86 0xe0 0x40 0x02
|
0x86 0xe0 0x40 0x02
|
||||||
|
|
||||||
|
# CHECK: ba 4194303
|
||||||
|
0x10 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bne 4194303
|
||||||
|
0x12 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: be 4194303
|
||||||
|
0x02 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bg 4194303
|
||||||
|
0x14 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: ble 4194303
|
||||||
|
0x04 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bge 4194303
|
||||||
|
0x16 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bl 4194303
|
||||||
|
0x06 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bgu 4194303
|
||||||
|
0x18 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bleu 4194303
|
||||||
|
0x08 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bcc 4194303
|
||||||
|
0x1a 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bcs 4194303
|
||||||
|
0x0a 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bpos 4194303
|
||||||
|
0x1c 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bneg 4194303
|
||||||
|
0x0c 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bvc 4194303
|
||||||
|
0x1e 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: bvs 4194303
|
||||||
|
0x0e 0xbf 0xff 0xff
|
||||||
|
|
||||||
|
# CHECK: fbu 4194303
|
||||||
|
0x0f 0xbf 0xff 0xff
|
||||||
|
|
||||||
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# CHECK: fbg 4194303
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# CHECK: fbuge 4194303
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# CHECK: fble 4194303
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# CHECK: fbule 4194303
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# CHECK: fbo 4194303
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0x1f 0xbf 0xff 0xff
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@ -31,3 +31,117 @@
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|
! CHECK-NEXT: ! fixup A - offset: 0, value: %lo(sym), kind: fixup_sparc_lo10
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jmp %g1+%lo(sym)
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jmp %g1+%lo(sym)
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ba .BB0
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|
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bne .BB0
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
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be .BB0
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|
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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bg .BB0
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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|
ble .BB0
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
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bge .BB0
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
bl .BB0
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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|
bgu .BB0
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|
|
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||||||
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|
bleu .BB0
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||||||
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! CHECK: bcc .BB0 ! encoding: [0x1a,0b10AAAAAA,A,A]
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|
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|
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bcc .BB0
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
bcs .BB0
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||||||
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! CHECK: bpos .BB0 ! encoding: [0x1c,0b10AAAAAA,A,A]
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
bpos .BB0
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||||||
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! CHECK: bneg .BB0 ! encoding: [0x0c,0b10AAAAAA,A,A]
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
bneg .BB0
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||||||
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! CHECK: bvc .BB0 ! encoding: [0x1e,0b10AAAAAA,A,A]
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
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bvc .BB0
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|
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|
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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bvs .BB0
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|
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! CHECK: fbu .BB0 ! encoding: [0x0f,0b10AAAAAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbu .BB0
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|
|
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|
! CHECK: fbg .BB0 ! encoding: [0x0d,0b10AAAAAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbg .BB0
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||||||
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! CHECK: fbug .BB0 ! encoding: [0x0b,0b10AAAAAA,A,A]
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbug .BB0
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
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fbl .BB0
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|
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! CHECK: fbul .BB0 ! encoding: [0x07,0b10AAAAAA,A,A]
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
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fbul .BB0
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|
|
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fblg .BB0
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||||||
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|
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! CHECK: fbne .BB0 ! encoding: [0x03,0b10AAAAAA,A,A]
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbne .BB0
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|
||||||
|
! CHECK: fbe .BB0 ! encoding: [0x13,0b10AAAAAA,A,A]
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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|
fbe .BB0
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|
||||||
|
! CHECK: fbue .BB0 ! encoding: [0x15,0b10AAAAAA,A,A]
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||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbue .BB0
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|
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|
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbge .BB0
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||||||
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|
||||||
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! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbuge .BB0
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|
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|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
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|
fble .BB0
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||||||
|
! CHECK: fbule .BB0 ! encoding: [0x1d,0b10AAAAAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbule .BB0
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||||||
|
|
||||||
|
! CHECK: fbo .BB0 ! encoding: [0x1f,0b10AAAAAA,A,A]
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br22
|
||||||
|
fbo .BB0
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||||||
|
|||||||
235
test/MC/Sparc/sparc64-ctrl-instructions.s
Normal file
235
test/MC/Sparc/sparc64-ctrl-instructions.s
Normal file
@ -0,0 +1,235 @@
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|
! RUN: llvm-mc %s -triple=sparc64-unknown-linux-gnu -show-encoding | FileCheck %s
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! CHECK: bne %xcc, .BB0 ! encoding: [0x12,0b01101AAA,A,A]
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|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bne %xcc, .BB0
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|
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|
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|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
be %xcc, .BB0
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||||||
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|
||||||
|
! CHECK: bg %xcc, .BB0 ! encoding: [0x14,0b01101AAA,A,A]
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||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bg %xcc, .BB0
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||||||
|
|
||||||
|
! CHECK: ble %xcc, .BB0 ! encoding: [0x04,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
ble %xcc, .BB0
|
||||||
|
|
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! CHECK: bge %xcc, .BB0 ! encoding: [0x16,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bge %xcc, .BB0
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||||||
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|
||||||
|
! CHECK: bl %xcc, .BB0 ! encoding: [0x06,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bl %xcc, .BB0
|
||||||
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|
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! CHECK: bgu %xcc, .BB0 ! encoding: [0x18,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bgu %xcc, .BB0
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||||||
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|
||||||
|
! CHECK: bleu %xcc, .BB0 ! encoding: [0x08,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bleu %xcc, .BB0
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||||||
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|
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|
! CHECK: bcc %xcc, .BB0 ! encoding: [0x1a,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bcc %xcc, .BB0
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||||||
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|
||||||
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! CHECK: bcs %xcc, .BB0 ! encoding: [0x0a,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bcs %xcc, .BB0
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||||||
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|
||||||
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! CHECK: bpos %xcc, .BB0 ! encoding: [0x1c,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bpos %xcc, .BB0
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||||||
|
|
||||||
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! CHECK: bneg %xcc, .BB0 ! encoding: [0x0c,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bneg %xcc, .BB0
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||||||
|
|
||||||
|
! CHECK: bvc %xcc, .BB0 ! encoding: [0x1e,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bvc %xcc, .BB0
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||||||
|
|
||||||
|
! CHECK: bvs %xcc, .BB0 ! encoding: [0x0e,0b01101AAA,A,A]
|
||||||
|
! CHECK-NEXT: ! fixup A - offset: 0, value: .BB0, kind: fixup_sparc_br19
|
||||||
|
bvs %xcc, .BB0
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||||||
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||||||
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|
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|
||||||
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! CHECK: movge %icc, %g1, %g2 ! encoding: [0x85,0x66,0xc0,0x01]
|
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|
||||||
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|
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! CHECK: movcc %icc, %g1, %g2 ! encoding: [0x85,0x67,0x40,0x01]
|
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|
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|
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|
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movge %icc, %g1, %g2
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movcc %icc, %g1, %g2
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movcs %icc, %g1, %g2
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movvc %icc, %g1, %g2
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movvs %icc, %g1, %g2
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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! CHECK: movvs %xcc, %g1, %g2 ! encoding: [0x85,0x65,0xd0,0x01]
|
||||||
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movne %xcc, %g1, %g2
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move %xcc, %g1, %g2
|
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movg %xcc, %g1, %g2
|
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movle %xcc, %g1, %g2
|
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movge %xcc, %g1, %g2
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movl %xcc, %g1, %g2
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movgu %xcc, %g1, %g2
|
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movleu %xcc, %g1, %g2
|
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movcc %xcc, %g1, %g2
|
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movcs %xcc, %g1, %g2
|
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movpos %xcc, %g1, %g2
|
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movneg %xcc, %g1, %g2
|
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movvc %xcc, %g1, %g2
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movvs %xcc, %g1, %g2
|
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|
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||||||
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|
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movue %fcc0, %g1, %g2
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movle %fcc0, %g1, %g2
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movule %fcc0, %g1, %g2
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movo %fcc0, %g1, %g2
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|
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|
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|
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fmovsgu %icc, %f1, %f2
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|
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fmovsle %xcc, %f1, %f2
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fmovsl %xcc, %f1, %f2
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fmovsgu %xcc, %f1, %f2
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fmovsleu %xcc, %f1, %f2
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fmovscc %xcc, %f1, %f2
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fmovscs %xcc, %f1, %f2
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fmovspos %xcc, %f1, %f2
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fmovsneg %xcc, %f1, %f2
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fmovsvc %xcc, %f1, %f2
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|
fmovsvs %xcc, %f1, %f2
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fmovsue %fcc0, %f1, %f2
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fmovsge %fcc0, %f1, %f2
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