mirror of
https://github.com/RPCS3/llvm-mirror.git
synced 2024-10-19 11:02:59 +02:00
R600/SI: Implement spilling of SGPRs v5
SGPRs are spilled into VGPRs using the {READ,WRITE}LANE_B32 instructions.
v2:
- Fix encoding of Lane Mask
- Use correct register flags, so we don't overwrite the low dword
when restoring multi-dword registers.
v3:
- Register spilling seems to hang the GPU, so replace all shaders
that need spilling with a dummy shader.
v4:
- Fix *LANE definitions
- Change destination reg class for 32-bit SMRD instructions
v5:
- Remove small optimization that was crashing Serious Sam 3.
https://bugs.freedesktop.org/show_bug.cgi?id=68224
https://bugs.freedesktop.org/show_bug.cgi?id=71285
NOTE: This is a candidate for the 3.4 branch.
llvm-svn: 195880
This commit is contained in:
Tom Stellard
parent
d386cdf4d0
commit
eac3acc854
@ -78,18 +78,18 @@ public:
|
||||
unsigned DestReg, unsigned SrcReg,
|
||||
bool KillSrc) const = 0;
|
||||
|
||||
void storeRegToStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned SrcReg, bool isKill, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
void loadRegFromStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned DestReg, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
virtual bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const;
|
||||
|
||||
virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned SrcReg, bool isKill, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned DestReg, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
|
||||
protected:
|
||||
MachineInstr *foldMemoryOperandImpl(MachineFunction &MF,
|
||||
|
||||
@ -16,6 +16,7 @@
|
||||
#include "SIInstrInfo.h"
|
||||
#include "AMDGPUTargetMachine.h"
|
||||
#include "SIDefines.h"
|
||||
#include "SIMachineFunctionInfo.h"
|
||||
#include "llvm/CodeGen/MachineInstrBuilder.h"
|
||||
#include "llvm/CodeGen/MachineRegisterInfo.h"
|
||||
#include "llvm/MC/MCInstrDesc.h"
|
||||
@ -185,6 +186,67 @@ unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
|
||||
return Opcode;
|
||||
}
|
||||
|
||||
void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned SrcReg, bool isKill,
|
||||
int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const {
|
||||
MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
|
||||
SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
|
||||
DebugLoc DL = MBB.findDebugLoc(MI);
|
||||
unsigned KillFlag = isKill ? RegState::Kill : 0;
|
||||
|
||||
if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
|
||||
unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
|
||||
BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
|
||||
MFI->SpillTracker.LaneVGPR)
|
||||
.addReg(SrcReg, KillFlag)
|
||||
.addImm(Lane);
|
||||
MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
|
||||
Lane);
|
||||
} else {
|
||||
for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
|
||||
unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
|
||||
BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
|
||||
.addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
|
||||
storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
|
||||
&AMDGPU::SReg_32RegClass, TRI);
|
||||
}
|
||||
}
|
||||
}
|
||||
|
||||
void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned DestReg, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const {
|
||||
MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
|
||||
SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
|
||||
DebugLoc DL = MBB.findDebugLoc(MI);
|
||||
if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
|
||||
SIMachineFunctionInfo::SpilledReg Spill =
|
||||
MFI->SpillTracker.getSpilledReg(FrameIndex);
|
||||
assert(Spill.VGPR);
|
||||
BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
|
||||
.addReg(Spill.VGPR)
|
||||
.addImm(Spill.Lane);
|
||||
} else {
|
||||
for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
|
||||
unsigned Flags = RegState::Define;
|
||||
if (i == 0) {
|
||||
Flags |= RegState::Undef;
|
||||
}
|
||||
unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
|
||||
loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
|
||||
&AMDGPU::SReg_32RegClass, TRI);
|
||||
BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
|
||||
.addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
|
||||
.addReg(SubReg);
|
||||
}
|
||||
}
|
||||
}
|
||||
|
||||
MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
|
||||
bool NewMI) const {
|
||||
|
||||
|
||||
@ -43,6 +43,18 @@ public:
|
||||
unsigned DestReg, unsigned SrcReg,
|
||||
bool KillSrc) const;
|
||||
|
||||
void storeRegToStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned SrcReg, bool isKill, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
|
||||
void loadRegFromStackSlot(MachineBasicBlock &MBB,
|
||||
MachineBasicBlock::iterator MI,
|
||||
unsigned DestReg, int FrameIndex,
|
||||
const TargetRegisterClass *RC,
|
||||
const TargetRegisterInfo *TRI) const;
|
||||
|
||||
unsigned commuteOpcode(unsigned Opcode) const;
|
||||
|
||||
virtual MachineInstr *commuteInstruction(MachineInstr *MI,
|
||||
|
||||
@ -876,8 +876,21 @@ def : Pat <
|
||||
$src2), sub1)
|
||||
>;
|
||||
|
||||
defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
|
||||
defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
|
||||
def V_READLANE_B32 : VOP2 <
|
||||
0x00000001,
|
||||
(outs SReg_32:$vdst),
|
||||
(ins VReg_32:$src0, SSrc_32:$vsrc1),
|
||||
"V_READLANE_B32 $vdst, $src0, $vsrc1",
|
||||
[]
|
||||
>;
|
||||
|
||||
def V_WRITELANE_B32 : VOP2 <
|
||||
0x00000002,
|
||||
(outs VReg_32:$vdst),
|
||||
(ins SReg_32:$src0, SSrc_32:$vsrc1),
|
||||
"V_WRITELANE_B32 $vdst, $src0, $vsrc1",
|
||||
[]
|
||||
>;
|
||||
|
||||
let isCommutable = 1 in {
|
||||
defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
|
||||
|
||||
@ -10,6 +10,10 @@
|
||||
|
||||
|
||||
#include "SIMachineFunctionInfo.h"
|
||||
#include "SIRegisterInfo.h"
|
||||
#include "llvm/CodeGen/MachineRegisterInfo.h"
|
||||
|
||||
#define MAX_LANES 64
|
||||
|
||||
using namespace llvm;
|
||||
|
||||
@ -19,4 +23,33 @@ void SIMachineFunctionInfo::anchor() {}
|
||||
|
||||
SIMachineFunctionInfo::SIMachineFunctionInfo(const MachineFunction &MF)
|
||||
: AMDGPUMachineFunction(MF),
|
||||
PSInputAddr(0) { }
|
||||
PSInputAddr(0),
|
||||
SpillTracker() { }
|
||||
|
||||
static unsigned createLaneVGPR(MachineRegisterInfo &MRI) {
|
||||
return MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
|
||||
}
|
||||
|
||||
unsigned SIMachineFunctionInfo::RegSpillTracker::getNextLane(MachineRegisterInfo &MRI) {
|
||||
if (!LaneVGPR) {
|
||||
LaneVGPR = createLaneVGPR(MRI);
|
||||
} else {
|
||||
CurrentLane++;
|
||||
if (CurrentLane == MAX_LANES) {
|
||||
CurrentLane = 0;
|
||||
LaneVGPR = createLaneVGPR(MRI);
|
||||
}
|
||||
}
|
||||
return CurrentLane;
|
||||
}
|
||||
|
||||
void SIMachineFunctionInfo::RegSpillTracker::addSpilledReg(unsigned FrameIndex,
|
||||
unsigned Reg,
|
||||
int Lane) {
|
||||
SpilledRegisters[FrameIndex] = SpilledReg(Reg, Lane);
|
||||
}
|
||||
|
||||
const SIMachineFunctionInfo::SpilledReg&
|
||||
SIMachineFunctionInfo::RegSpillTracker::getSpilledReg(unsigned FrameIndex) {
|
||||
return SpilledRegisters[FrameIndex];
|
||||
}
|
||||
|
||||
@ -16,16 +16,44 @@
|
||||
#define SIMACHINEFUNCTIONINFO_H_
|
||||
|
||||
#include "AMDGPUMachineFunction.h"
|
||||
#include <map>
|
||||
|
||||
namespace llvm {
|
||||
|
||||
class MachineRegisterInfo;
|
||||
|
||||
/// This class keeps track of the SPI_SP_INPUT_ADDR config register, which
|
||||
/// tells the hardware which interpolation parameters to load.
|
||||
class SIMachineFunctionInfo : public AMDGPUMachineFunction {
|
||||
virtual void anchor();
|
||||
public:
|
||||
|
||||
struct SpilledReg {
|
||||
unsigned VGPR;
|
||||
int Lane;
|
||||
SpilledReg(unsigned R, int L) : VGPR (R), Lane (L) { }
|
||||
SpilledReg() : VGPR(0), Lane(-1) { }
|
||||
bool hasLane() { return Lane != -1;}
|
||||
};
|
||||
|
||||
struct RegSpillTracker {
|
||||
private:
|
||||
unsigned CurrentLane;
|
||||
std::map<unsigned, SpilledReg> SpilledRegisters;
|
||||
public:
|
||||
unsigned LaneVGPR;
|
||||
RegSpillTracker() : CurrentLane(0), SpilledRegisters(), LaneVGPR(0) { }
|
||||
unsigned getNextLane(MachineRegisterInfo &MRI);
|
||||
void addSpilledReg(unsigned FrameIndex, unsigned Reg, int Lane = -1);
|
||||
const SpilledReg& getSpilledReg(unsigned FrameIndex);
|
||||
bool programSpillsRegisters() { return !SpilledRegisters.empty(); }
|
||||
};
|
||||
|
||||
// SIMachineFunctionInfo definition
|
||||
|
||||
SIMachineFunctionInfo(const MachineFunction &MF);
|
||||
unsigned PSInputAddr;
|
||||
struct RegSpillTracker SpillTracker;
|
||||
};
|
||||
|
||||
} // End namespace llvm
|
||||
|
||||
@ -1,8 +1,5 @@
|
||||
; RUN: llc -march=r600 -mcpu=SI < %s | FileCheck %s
|
||||
|
||||
; XXX: Enable when spilling is supported
|
||||
; XFAIL: *
|
||||
|
||||
; These tests check that the compiler won't crash when it needs to spill
|
||||
; SGPRs.
|
||||
|
||||
@ -690,3 +687,880 @@ attributes #3 = { readonly }
|
||||
attributes #4 = { nounwind readonly }
|
||||
|
||||
!0 = metadata !{metadata !"const", null, i32 1}
|
||||
|
||||
; CHECK-LABEL: @main1
|
||||
; CHECK: S_ENDPGM
|
||||
define void @main1([17 x <16 x i8>] addrspace(2)* byval, [32 x <16 x i8>] addrspace(2)* byval, [16 x <32 x i8>] addrspace(2)* byval, float inreg, i32 inreg, <2 x i32>, <2 x i32>, <2 x i32>, <3 x i32>, <2 x i32>, <2 x i32>, <2 x i32>, float, float, float, float, float, float, float, float, float) #0 {
|
||||
main_body:
|
||||
%21 = getelementptr [17 x <16 x i8>] addrspace(2)* %0, i64 0, i32 0
|
||||
%22 = load <16 x i8> addrspace(2)* %21, !tbaa !0
|
||||
%23 = call float @llvm.SI.load.const(<16 x i8> %22, i32 0)
|
||||
%24 = call float @llvm.SI.load.const(<16 x i8> %22, i32 4)
|
||||
%25 = call float @llvm.SI.load.const(<16 x i8> %22, i32 8)
|
||||
%26 = call float @llvm.SI.load.const(<16 x i8> %22, i32 12)
|
||||
%27 = call float @llvm.SI.load.const(<16 x i8> %22, i32 28)
|
||||
%28 = call float @llvm.SI.load.const(<16 x i8> %22, i32 48)
|
||||
%29 = call float @llvm.SI.load.const(<16 x i8> %22, i32 52)
|
||||
%30 = call float @llvm.SI.load.const(<16 x i8> %22, i32 56)
|
||||
%31 = call float @llvm.SI.load.const(<16 x i8> %22, i32 64)
|
||||
%32 = call float @llvm.SI.load.const(<16 x i8> %22, i32 68)
|
||||
%33 = call float @llvm.SI.load.const(<16 x i8> %22, i32 72)
|
||||
%34 = call float @llvm.SI.load.const(<16 x i8> %22, i32 76)
|
||||
%35 = call float @llvm.SI.load.const(<16 x i8> %22, i32 128)
|
||||
%36 = call float @llvm.SI.load.const(<16 x i8> %22, i32 132)
|
||||
%37 = call float @llvm.SI.load.const(<16 x i8> %22, i32 144)
|
||||
%38 = call float @llvm.SI.load.const(<16 x i8> %22, i32 148)
|
||||
%39 = call float @llvm.SI.load.const(<16 x i8> %22, i32 152)
|
||||
%40 = call float @llvm.SI.load.const(<16 x i8> %22, i32 160)
|
||||
%41 = call float @llvm.SI.load.const(<16 x i8> %22, i32 164)
|
||||
%42 = call float @llvm.SI.load.const(<16 x i8> %22, i32 168)
|
||||
%43 = call float @llvm.SI.load.const(<16 x i8> %22, i32 172)
|
||||
%44 = call float @llvm.SI.load.const(<16 x i8> %22, i32 176)
|
||||
%45 = call float @llvm.SI.load.const(<16 x i8> %22, i32 180)
|
||||
%46 = call float @llvm.SI.load.const(<16 x i8> %22, i32 184)
|
||||
%47 = call float @llvm.SI.load.const(<16 x i8> %22, i32 192)
|
||||
%48 = call float @llvm.SI.load.const(<16 x i8> %22, i32 196)
|
||||
%49 = call float @llvm.SI.load.const(<16 x i8> %22, i32 200)
|
||||
%50 = call float @llvm.SI.load.const(<16 x i8> %22, i32 208)
|
||||
%51 = call float @llvm.SI.load.const(<16 x i8> %22, i32 212)
|
||||
%52 = call float @llvm.SI.load.const(<16 x i8> %22, i32 216)
|
||||
%53 = call float @llvm.SI.load.const(<16 x i8> %22, i32 220)
|
||||
%54 = call float @llvm.SI.load.const(<16 x i8> %22, i32 236)
|
||||
%55 = call float @llvm.SI.load.const(<16 x i8> %22, i32 240)
|
||||
%56 = call float @llvm.SI.load.const(<16 x i8> %22, i32 244)
|
||||
%57 = call float @llvm.SI.load.const(<16 x i8> %22, i32 248)
|
||||
%58 = call float @llvm.SI.load.const(<16 x i8> %22, i32 252)
|
||||
%59 = call float @llvm.SI.load.const(<16 x i8> %22, i32 256)
|
||||
%60 = call float @llvm.SI.load.const(<16 x i8> %22, i32 260)
|
||||
%61 = call float @llvm.SI.load.const(<16 x i8> %22, i32 264)
|
||||
%62 = call float @llvm.SI.load.const(<16 x i8> %22, i32 268)
|
||||
%63 = call float @llvm.SI.load.const(<16 x i8> %22, i32 272)
|
||||
%64 = call float @llvm.SI.load.const(<16 x i8> %22, i32 276)
|
||||
%65 = call float @llvm.SI.load.const(<16 x i8> %22, i32 280)
|
||||
%66 = call float @llvm.SI.load.const(<16 x i8> %22, i32 284)
|
||||
%67 = call float @llvm.SI.load.const(<16 x i8> %22, i32 288)
|
||||
%68 = call float @llvm.SI.load.const(<16 x i8> %22, i32 292)
|
||||
%69 = call float @llvm.SI.load.const(<16 x i8> %22, i32 464)
|
||||
%70 = call float @llvm.SI.load.const(<16 x i8> %22, i32 468)
|
||||
%71 = call float @llvm.SI.load.const(<16 x i8> %22, i32 472)
|
||||
%72 = call float @llvm.SI.load.const(<16 x i8> %22, i32 496)
|
||||
%73 = call float @llvm.SI.load.const(<16 x i8> %22, i32 500)
|
||||
%74 = call float @llvm.SI.load.const(<16 x i8> %22, i32 504)
|
||||
%75 = call float @llvm.SI.load.const(<16 x i8> %22, i32 512)
|
||||
%76 = call float @llvm.SI.load.const(<16 x i8> %22, i32 516)
|
||||
%77 = call float @llvm.SI.load.const(<16 x i8> %22, i32 524)
|
||||
%78 = call float @llvm.SI.load.const(<16 x i8> %22, i32 532)
|
||||
%79 = call float @llvm.SI.load.const(<16 x i8> %22, i32 536)
|
||||
%80 = call float @llvm.SI.load.const(<16 x i8> %22, i32 540)
|
||||
%81 = call float @llvm.SI.load.const(<16 x i8> %22, i32 544)
|
||||
%82 = call float @llvm.SI.load.const(<16 x i8> %22, i32 548)
|
||||
%83 = call float @llvm.SI.load.const(<16 x i8> %22, i32 552)
|
||||
%84 = call float @llvm.SI.load.const(<16 x i8> %22, i32 556)
|
||||
%85 = call float @llvm.SI.load.const(<16 x i8> %22, i32 560)
|
||||
%86 = call float @llvm.SI.load.const(<16 x i8> %22, i32 564)
|
||||
%87 = call float @llvm.SI.load.const(<16 x i8> %22, i32 568)
|
||||
%88 = call float @llvm.SI.load.const(<16 x i8> %22, i32 572)
|
||||
%89 = call float @llvm.SI.load.const(<16 x i8> %22, i32 576)
|
||||
%90 = call float @llvm.SI.load.const(<16 x i8> %22, i32 580)
|
||||
%91 = call float @llvm.SI.load.const(<16 x i8> %22, i32 584)
|
||||
%92 = call float @llvm.SI.load.const(<16 x i8> %22, i32 588)
|
||||
%93 = call float @llvm.SI.load.const(<16 x i8> %22, i32 592)
|
||||
%94 = call float @llvm.SI.load.const(<16 x i8> %22, i32 596)
|
||||
%95 = call float @llvm.SI.load.const(<16 x i8> %22, i32 600)
|
||||
%96 = call float @llvm.SI.load.const(<16 x i8> %22, i32 604)
|
||||
%97 = call float @llvm.SI.load.const(<16 x i8> %22, i32 608)
|
||||
%98 = call float @llvm.SI.load.const(<16 x i8> %22, i32 612)
|
||||
%99 = call float @llvm.SI.load.const(<16 x i8> %22, i32 616)
|
||||
%100 = call float @llvm.SI.load.const(<16 x i8> %22, i32 624)
|
||||
%101 = call float @llvm.SI.load.const(<16 x i8> %22, i32 628)
|
||||
%102 = call float @llvm.SI.load.const(<16 x i8> %22, i32 632)
|
||||
%103 = call float @llvm.SI.load.const(<16 x i8> %22, i32 636)
|
||||
%104 = call float @llvm.SI.load.const(<16 x i8> %22, i32 640)
|
||||
%105 = call float @llvm.SI.load.const(<16 x i8> %22, i32 644)
|
||||
%106 = call float @llvm.SI.load.const(<16 x i8> %22, i32 648)
|
||||
%107 = call float @llvm.SI.load.const(<16 x i8> %22, i32 652)
|
||||
%108 = call float @llvm.SI.load.const(<16 x i8> %22, i32 656)
|
||||
%109 = call float @llvm.SI.load.const(<16 x i8> %22, i32 660)
|
||||
%110 = call float @llvm.SI.load.const(<16 x i8> %22, i32 664)
|
||||
%111 = call float @llvm.SI.load.const(<16 x i8> %22, i32 668)
|
||||
%112 = call float @llvm.SI.load.const(<16 x i8> %22, i32 672)
|
||||
%113 = call float @llvm.SI.load.const(<16 x i8> %22, i32 676)
|
||||
%114 = call float @llvm.SI.load.const(<16 x i8> %22, i32 680)
|
||||
%115 = call float @llvm.SI.load.const(<16 x i8> %22, i32 684)
|
||||
%116 = call float @llvm.SI.load.const(<16 x i8> %22, i32 688)
|
||||
%117 = call float @llvm.SI.load.const(<16 x i8> %22, i32 692)
|
||||
%118 = call float @llvm.SI.load.const(<16 x i8> %22, i32 696)
|
||||
%119 = call float @llvm.SI.load.const(<16 x i8> %22, i32 700)
|
||||
%120 = call float @llvm.SI.load.const(<16 x i8> %22, i32 704)
|
||||
%121 = call float @llvm.SI.load.const(<16 x i8> %22, i32 708)
|
||||
%122 = call float @llvm.SI.load.const(<16 x i8> %22, i32 712)
|
||||
%123 = call float @llvm.SI.load.const(<16 x i8> %22, i32 716)
|
||||
%124 = call float @llvm.SI.load.const(<16 x i8> %22, i32 864)
|
||||
%125 = call float @llvm.SI.load.const(<16 x i8> %22, i32 868)
|
||||
%126 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 0
|
||||
%127 = load <32 x i8> addrspace(2)* %126, !tbaa !0
|
||||
%128 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 0
|
||||
%129 = load <16 x i8> addrspace(2)* %128, !tbaa !0
|
||||
%130 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 1
|
||||
%131 = load <32 x i8> addrspace(2)* %130, !tbaa !0
|
||||
%132 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 1
|
||||
%133 = load <16 x i8> addrspace(2)* %132, !tbaa !0
|
||||
%134 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 2
|
||||
%135 = load <32 x i8> addrspace(2)* %134, !tbaa !0
|
||||
%136 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 2
|
||||
%137 = load <16 x i8> addrspace(2)* %136, !tbaa !0
|
||||
%138 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 3
|
||||
%139 = load <32 x i8> addrspace(2)* %138, !tbaa !0
|
||||
%140 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 3
|
||||
%141 = load <16 x i8> addrspace(2)* %140, !tbaa !0
|
||||
%142 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 4
|
||||
%143 = load <32 x i8> addrspace(2)* %142, !tbaa !0
|
||||
%144 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 4
|
||||
%145 = load <16 x i8> addrspace(2)* %144, !tbaa !0
|
||||
%146 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 5
|
||||
%147 = load <32 x i8> addrspace(2)* %146, !tbaa !0
|
||||
%148 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 5
|
||||
%149 = load <16 x i8> addrspace(2)* %148, !tbaa !0
|
||||
%150 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 6
|
||||
%151 = load <32 x i8> addrspace(2)* %150, !tbaa !0
|
||||
%152 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 6
|
||||
%153 = load <16 x i8> addrspace(2)* %152, !tbaa !0
|
||||
%154 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 7
|
||||
%155 = load <32 x i8> addrspace(2)* %154, !tbaa !0
|
||||
%156 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 7
|
||||
%157 = load <16 x i8> addrspace(2)* %156, !tbaa !0
|
||||
%158 = getelementptr [16 x <32 x i8>] addrspace(2)* %2, i64 0, i32 8
|
||||
%159 = load <32 x i8> addrspace(2)* %158, !tbaa !0
|
||||
%160 = getelementptr [32 x <16 x i8>] addrspace(2)* %1, i64 0, i32 8
|
||||
%161 = load <16 x i8> addrspace(2)* %160, !tbaa !0
|
||||
%162 = fcmp ugt float %17, 0.000000e+00
|
||||
%163 = select i1 %162, float 1.000000e+00, float 0.000000e+00
|
||||
%164 = call float @llvm.SI.fs.interp(i32 0, i32 0, i32 %4, <2 x i32> %6)
|
||||
%165 = call float @llvm.SI.fs.interp(i32 1, i32 0, i32 %4, <2 x i32> %6)
|
||||
%166 = call float @llvm.SI.fs.interp(i32 2, i32 0, i32 %4, <2 x i32> %6)
|
||||
%167 = call float @llvm.SI.fs.interp(i32 3, i32 0, i32 %4, <2 x i32> %6)
|
||||
%168 = call float @llvm.SI.fs.interp(i32 0, i32 1, i32 %4, <2 x i32> %6)
|
||||
%169 = call float @llvm.SI.fs.interp(i32 1, i32 1, i32 %4, <2 x i32> %6)
|
||||
%170 = call float @llvm.SI.fs.interp(i32 2, i32 1, i32 %4, <2 x i32> %6)
|
||||
%171 = call float @llvm.SI.fs.interp(i32 3, i32 1, i32 %4, <2 x i32> %6)
|
||||
%172 = call float @llvm.SI.fs.interp(i32 0, i32 2, i32 %4, <2 x i32> %6)
|
||||
%173 = call float @llvm.SI.fs.interp(i32 1, i32 2, i32 %4, <2 x i32> %6)
|
||||
%174 = call float @llvm.SI.fs.interp(i32 2, i32 2, i32 %4, <2 x i32> %6)
|
||||
%175 = call float @llvm.SI.fs.interp(i32 3, i32 2, i32 %4, <2 x i32> %6)
|
||||
%176 = call float @llvm.SI.fs.interp(i32 0, i32 3, i32 %4, <2 x i32> %6)
|
||||
%177 = call float @llvm.SI.fs.interp(i32 1, i32 3, i32 %4, <2 x i32> %6)
|
||||
%178 = call float @llvm.SI.fs.interp(i32 2, i32 3, i32 %4, <2 x i32> %6)
|
||||
%179 = call float @llvm.SI.fs.interp(i32 3, i32 3, i32 %4, <2 x i32> %6)
|
||||
%180 = call float @llvm.SI.fs.interp(i32 0, i32 4, i32 %4, <2 x i32> %6)
|
||||
%181 = call float @llvm.SI.fs.interp(i32 1, i32 4, i32 %4, <2 x i32> %6)
|
||||
%182 = call float @llvm.SI.fs.interp(i32 2, i32 4, i32 %4, <2 x i32> %6)
|
||||
%183 = call float @llvm.SI.fs.interp(i32 3, i32 4, i32 %4, <2 x i32> %6)
|
||||
%184 = call float @llvm.SI.fs.interp(i32 0, i32 5, i32 %4, <2 x i32> %6)
|
||||
%185 = call float @llvm.SI.fs.interp(i32 1, i32 5, i32 %4, <2 x i32> %6)
|
||||
%186 = call float @llvm.SI.fs.interp(i32 2, i32 5, i32 %4, <2 x i32> %6)
|
||||
%187 = call float @llvm.SI.fs.interp(i32 3, i32 5, i32 %4, <2 x i32> %6)
|
||||
%188 = call float @llvm.SI.fs.interp(i32 0, i32 6, i32 %4, <2 x i32> %6)
|
||||
%189 = call float @llvm.SI.fs.interp(i32 1, i32 6, i32 %4, <2 x i32> %6)
|
||||
%190 = call float @llvm.SI.fs.interp(i32 2, i32 6, i32 %4, <2 x i32> %6)
|
||||
%191 = call float @llvm.SI.fs.interp(i32 3, i32 6, i32 %4, <2 x i32> %6)
|
||||
%192 = call float @llvm.SI.fs.interp(i32 0, i32 7, i32 %4, <2 x i32> %6)
|
||||
%193 = call float @llvm.SI.fs.interp(i32 1, i32 7, i32 %4, <2 x i32> %6)
|
||||
%194 = call float @llvm.SI.fs.interp(i32 2, i32 7, i32 %4, <2 x i32> %6)
|
||||
%195 = call float @llvm.SI.fs.interp(i32 3, i32 7, i32 %4, <2 x i32> %6)
|
||||
%196 = fmul float %14, %124
|
||||
%197 = fadd float %196, %125
|
||||
%198 = call float @llvm.AMDIL.clamp.(float %163, float 0.000000e+00, float 1.000000e+00)
|
||||
%199 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
|
||||
%200 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
|
||||
%201 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
|
||||
%202 = bitcast float %198 to i32
|
||||
%203 = icmp ne i32 %202, 0
|
||||
%. = select i1 %203, float -1.000000e+00, float 1.000000e+00
|
||||
%204 = fsub float -0.000000e+00, %164
|
||||
%205 = fadd float %44, %204
|
||||
%206 = fsub float -0.000000e+00, %165
|
||||
%207 = fadd float %45, %206
|
||||
%208 = fsub float -0.000000e+00, %166
|
||||
%209 = fadd float %46, %208
|
||||
%210 = fmul float %205, %205
|
||||
%211 = fmul float %207, %207
|
||||
%212 = fadd float %211, %210
|
||||
%213 = fmul float %209, %209
|
||||
%214 = fadd float %212, %213
|
||||
%215 = call float @llvm.AMDGPU.rsq(float %214)
|
||||
%216 = fmul float %205, %215
|
||||
%217 = fmul float %207, %215
|
||||
%218 = fmul float %209, %215
|
||||
%219 = fmul float %., %54
|
||||
%220 = fmul float %13, %47
|
||||
%221 = fmul float %197, %48
|
||||
%222 = bitcast float %174 to i32
|
||||
%223 = bitcast float %175 to i32
|
||||
%224 = insertelement <2 x i32> undef, i32 %222, i32 0
|
||||
%225 = insertelement <2 x i32> %224, i32 %223, i32 1
|
||||
%226 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %225, <32 x i8> %131, <16 x i8> %133, i32 2)
|
||||
%227 = extractelement <4 x float> %226, i32 0
|
||||
%228 = extractelement <4 x float> %226, i32 1
|
||||
%229 = extractelement <4 x float> %226, i32 2
|
||||
%230 = extractelement <4 x float> %226, i32 3
|
||||
%231 = fmul float %227, 0x4012611180000000
|
||||
%232 = fmul float %228, 0x4012611180000000
|
||||
%233 = fmul float %229, 0x4012611180000000
|
||||
%234 = call float @llvm.AMDGPU.lrp(float %27, float %231, float 1.000000e+00)
|
||||
%235 = call float @llvm.AMDGPU.lrp(float %27, float %232, float 1.000000e+00)
|
||||
%236 = call float @llvm.AMDGPU.lrp(float %27, float %233, float 1.000000e+00)
|
||||
%237 = fmul float %216, %184
|
||||
%238 = fmul float %217, %185
|
||||
%239 = fadd float %238, %237
|
||||
%240 = fmul float %218, %186
|
||||
%241 = fadd float %239, %240
|
||||
%242 = fmul float %216, %187
|
||||
%243 = fmul float %217, %188
|
||||
%244 = fadd float %243, %242
|
||||
%245 = fmul float %218, %189
|
||||
%246 = fadd float %244, %245
|
||||
%247 = fmul float %216, %190
|
||||
%248 = fmul float %217, %191
|
||||
%249 = fadd float %248, %247
|
||||
%250 = fmul float %218, %192
|
||||
%251 = fadd float %249, %250
|
||||
%252 = call float @llvm.AMDIL.clamp.(float %251, float 0.000000e+00, float 1.000000e+00)
|
||||
%253 = fmul float %214, 0x3F5A36E2E0000000
|
||||
%254 = call float @llvm.AMDIL.clamp.(float %253, float 0.000000e+00, float 1.000000e+00)
|
||||
%255 = fsub float -0.000000e+00, %254
|
||||
%256 = fadd float 1.000000e+00, %255
|
||||
%257 = call float @llvm.pow.f32(float %252, float 2.500000e-01)
|
||||
%258 = fmul float %39, %257
|
||||
%259 = fmul float %241, %258
|
||||
%260 = fmul float %246, %258
|
||||
%261 = fmul float %259, %230
|
||||
%262 = fmul float %260, %230
|
||||
%263 = fadd float %252, 0x3EE4F8B580000000
|
||||
%264 = fsub float -0.000000e+00, %252
|
||||
%265 = fadd float 1.000000e+00, %264
|
||||
%266 = fmul float 1.200000e+01, %265
|
||||
%267 = fadd float %266, 4.000000e+00
|
||||
%268 = fsub float -0.000000e+00, %267
|
||||
%269 = fmul float %268, %263
|
||||
%270 = fsub float -0.000000e+00, %267
|
||||
%271 = fmul float %270, %263
|
||||
%272 = fsub float -0.000000e+00, %267
|
||||
%273 = fmul float %272, %263
|
||||
%274 = fdiv float 1.000000e+00, %269
|
||||
%275 = fdiv float 1.000000e+00, %271
|
||||
%276 = fdiv float 1.000000e+00, %273
|
||||
%277 = fmul float %261, %274
|
||||
%278 = fmul float %262, %275
|
||||
%279 = fmul float %263, %276
|
||||
br label %LOOP
|
||||
|
||||
LOOP: ; preds = %LOOP, %main_body
|
||||
%temp144.0 = phi float [ 1.000000e+00, %main_body ], [ %292, %LOOP ]
|
||||
%temp168.0 = phi float [ %176, %main_body ], [ %288, %LOOP ]
|
||||
%temp169.0 = phi float [ %177, %main_body ], [ %289, %LOOP ]
|
||||
%temp170.0 = phi float [ %256, %main_body ], [ %290, %LOOP ]
|
||||
%280 = bitcast float %temp168.0 to i32
|
||||
%281 = bitcast float %temp169.0 to i32
|
||||
%282 = insertelement <4 x i32> undef, i32 %280, i32 0
|
||||
%283 = insertelement <4 x i32> %282, i32 %281, i32 1
|
||||
%284 = insertelement <4 x i32> %283, i32 0, i32 2
|
||||
%285 = insertelement <4 x i32> %284, i32 undef, i32 3
|
||||
%286 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %285, <32 x i8> %147, <16 x i8> %149, i32 2)
|
||||
%287 = extractelement <4 x float> %286, i32 3
|
||||
%288 = fadd float %temp168.0, %277
|
||||
%289 = fadd float %temp169.0, %278
|
||||
%290 = fadd float %temp170.0, %279
|
||||
%291 = fsub float -0.000000e+00, %287
|
||||
%292 = fadd float %290, %291
|
||||
%293 = fcmp oge float 0.000000e+00, %292
|
||||
%294 = sext i1 %293 to i32
|
||||
%295 = bitcast i32 %294 to float
|
||||
%296 = bitcast float %295 to i32
|
||||
%297 = icmp ne i32 %296, 0
|
||||
br i1 %297, label %IF189, label %LOOP
|
||||
|
||||
IF189: ; preds = %LOOP
|
||||
%298 = extractelement <4 x float> %286, i32 0
|
||||
%299 = extractelement <4 x float> %286, i32 1
|
||||
%300 = extractelement <4 x float> %286, i32 2
|
||||
%301 = fsub float -0.000000e+00, %292
|
||||
%302 = fadd float %temp144.0, %301
|
||||
%303 = fdiv float 1.000000e+00, %302
|
||||
%304 = fmul float %292, %303
|
||||
%305 = fadd float %304, -1.000000e+00
|
||||
%306 = fmul float %305, %277
|
||||
%307 = fadd float %306, %288
|
||||
%308 = fmul float %305, %278
|
||||
%309 = fadd float %308, %289
|
||||
%310 = fsub float -0.000000e+00, %176
|
||||
%311 = fadd float %307, %310
|
||||
%312 = fsub float -0.000000e+00, %177
|
||||
%313 = fadd float %309, %312
|
||||
%314 = fadd float %176, %311
|
||||
%315 = fadd float %177, %313
|
||||
%316 = fmul float %311, %67
|
||||
%317 = fmul float %313, %68
|
||||
%318 = fmul float %316, %55
|
||||
%319 = fmul float %316, %56
|
||||
%320 = fmul float %317, %57
|
||||
%321 = fadd float %320, %318
|
||||
%322 = fmul float %317, %58
|
||||
%323 = fadd float %322, %319
|
||||
%324 = fadd float %178, %321
|
||||
%325 = fadd float %179, %323
|
||||
%326 = fmul float %316, %59
|
||||
%327 = fmul float %316, %60
|
||||
%328 = fmul float %316, %61
|
||||
%329 = fmul float %316, %62
|
||||
%330 = fmul float %317, %63
|
||||
%331 = fadd float %330, %326
|
||||
%332 = fmul float %317, %64
|
||||
%333 = fadd float %332, %327
|
||||
%334 = fmul float %317, %65
|
||||
%335 = fadd float %334, %328
|
||||
%336 = fmul float %317, %66
|
||||
%337 = fadd float %336, %329
|
||||
%338 = fadd float %168, %331
|
||||
%339 = fadd float %169, %333
|
||||
%340 = fadd float %170, %335
|
||||
%341 = fadd float %171, %337
|
||||
%342 = bitcast float %338 to i32
|
||||
%343 = bitcast float %339 to i32
|
||||
%344 = insertelement <2 x i32> undef, i32 %342, i32 0
|
||||
%345 = insertelement <2 x i32> %344, i32 %343, i32 1
|
||||
%346 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %345, <32 x i8> %135, <16 x i8> %137, i32 2)
|
||||
%347 = extractelement <4 x float> %346, i32 0
|
||||
%348 = extractelement <4 x float> %346, i32 1
|
||||
%349 = extractelement <4 x float> %346, i32 2
|
||||
%350 = extractelement <4 x float> %346, i32 3
|
||||
%351 = fmul float %347, %23
|
||||
%352 = fmul float %348, %24
|
||||
%353 = fmul float %349, %25
|
||||
%354 = fmul float %350, %26
|
||||
%355 = fmul float %351, %180
|
||||
%356 = fmul float %352, %181
|
||||
%357 = fmul float %353, %182
|
||||
%358 = fmul float %354, %183
|
||||
%359 = fsub float -0.000000e+00, %350
|
||||
%360 = fadd float 1.000000e+00, %359
|
||||
%361 = fmul float %360, %49
|
||||
%362 = call float @llvm.AMDGPU.lrp(float %361, float %347, float %355)
|
||||
%363 = call float @llvm.AMDGPU.lrp(float %361, float %348, float %356)
|
||||
%364 = call float @llvm.AMDGPU.lrp(float %361, float %349, float %357)
|
||||
%365 = bitcast float %340 to i32
|
||||
%366 = bitcast float %341 to i32
|
||||
%367 = insertelement <2 x i32> undef, i32 %365, i32 0
|
||||
%368 = insertelement <2 x i32> %367, i32 %366, i32 1
|
||||
%369 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %368, <32 x i8> %151, <16 x i8> %153, i32 2)
|
||||
%370 = extractelement <4 x float> %369, i32 2
|
||||
%371 = fmul float %362, %234
|
||||
%372 = fmul float %363, %235
|
||||
%373 = fmul float %364, %236
|
||||
%374 = fmul float %358, %230
|
||||
%375 = bitcast float %314 to i32
|
||||
%376 = bitcast float %315 to i32
|
||||
%377 = insertelement <2 x i32> undef, i32 %375, i32 0
|
||||
%378 = insertelement <2 x i32> %377, i32 %376, i32 1
|
||||
%379 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %378, <32 x i8> %139, <16 x i8> %141, i32 2)
|
||||
%380 = extractelement <4 x float> %379, i32 0
|
||||
%381 = extractelement <4 x float> %379, i32 1
|
||||
%382 = extractelement <4 x float> %379, i32 2
|
||||
%383 = extractelement <4 x float> %379, i32 3
|
||||
%384 = fcmp olt float 0.000000e+00, %382
|
||||
%385 = sext i1 %384 to i32
|
||||
%386 = bitcast i32 %385 to float
|
||||
%387 = bitcast float %386 to i32
|
||||
%388 = icmp ne i32 %387, 0
|
||||
%.224 = select i1 %388, float %381, float %380
|
||||
%.225 = select i1 %388, float %383, float %381
|
||||
%389 = bitcast float %324 to i32
|
||||
%390 = bitcast float %325 to i32
|
||||
%391 = insertelement <2 x i32> undef, i32 %389, i32 0
|
||||
%392 = insertelement <2 x i32> %391, i32 %390, i32 1
|
||||
%393 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %392, <32 x i8> %143, <16 x i8> %145, i32 2)
|
||||
%394 = extractelement <4 x float> %393, i32 0
|
||||
%395 = extractelement <4 x float> %393, i32 1
|
||||
%396 = extractelement <4 x float> %393, i32 2
|
||||
%397 = extractelement <4 x float> %393, i32 3
|
||||
%398 = fcmp olt float 0.000000e+00, %396
|
||||
%399 = sext i1 %398 to i32
|
||||
%400 = bitcast i32 %399 to float
|
||||
%401 = bitcast float %400 to i32
|
||||
%402 = icmp ne i32 %401, 0
|
||||
%temp112.1 = select i1 %402, float %395, float %394
|
||||
%temp113.1 = select i1 %402, float %397, float %395
|
||||
%403 = fmul float %.224, 2.000000e+00
|
||||
%404 = fadd float %403, -1.000000e+00
|
||||
%405 = fmul float %.225, 2.000000e+00
|
||||
%406 = fadd float %405, -1.000000e+00
|
||||
%407 = fmul float %temp112.1, 2.000000e+00
|
||||
%408 = fadd float %407, -1.000000e+00
|
||||
%409 = fmul float %temp113.1, 2.000000e+00
|
||||
%410 = fadd float %409, -1.000000e+00
|
||||
%411 = fsub float -0.000000e+00, %404
|
||||
%412 = fmul float %411, %35
|
||||
%413 = fsub float -0.000000e+00, %406
|
||||
%414 = fmul float %413, %35
|
||||
%415 = fsub float -0.000000e+00, %408
|
||||
%416 = fmul float %415, %36
|
||||
%417 = fsub float -0.000000e+00, %410
|
||||
%418 = fmul float %417, %36
|
||||
%419 = fmul float %416, %370
|
||||
%420 = fmul float %418, %370
|
||||
%421 = call float @fabs(float %412)
|
||||
%422 = call float @fabs(float %414)
|
||||
%423 = fsub float -0.000000e+00, %421
|
||||
%424 = fadd float 1.000000e+00, %423
|
||||
%425 = fsub float -0.000000e+00, %422
|
||||
%426 = fadd float 1.000000e+00, %425
|
||||
%427 = fmul float %424, %419
|
||||
%428 = fadd float %427, %412
|
||||
%429 = fmul float %426, %420
|
||||
%430 = fadd float %429, %414
|
||||
%431 = fmul float %428, %428
|
||||
%432 = fmul float %430, %430
|
||||
%433 = fadd float %431, %432
|
||||
%434 = fsub float -0.000000e+00, %433
|
||||
%435 = fadd float 0x3FF00068E0000000, %434
|
||||
%436 = call float @llvm.AMDIL.clamp.(float %435, float 0.000000e+00, float 1.000000e+00)
|
||||
%437 = call float @llvm.AMDGPU.rsq(float %436)
|
||||
%438 = fmul float %437, %436
|
||||
%439 = fsub float -0.000000e+00, %436
|
||||
%440 = call float @llvm.AMDGPU.cndlt(float %439, float %438, float 0.000000e+00)
|
||||
%441 = fmul float %184, %428
|
||||
%442 = fmul float %185, %428
|
||||
%443 = fmul float %186, %428
|
||||
%444 = fmul float %187, %430
|
||||
%445 = fadd float %444, %441
|
||||
%446 = fmul float %188, %430
|
||||
%447 = fadd float %446, %442
|
||||
%448 = fmul float %189, %430
|
||||
%449 = fadd float %448, %443
|
||||
%450 = fmul float %190, %440
|
||||
%451 = fadd float %450, %445
|
||||
%452 = fmul float %191, %440
|
||||
%453 = fadd float %452, %447
|
||||
%454 = fmul float %192, %440
|
||||
%455 = fadd float %454, %449
|
||||
%456 = fmul float %451, %451
|
||||
%457 = fmul float %453, %453
|
||||
%458 = fadd float %457, %456
|
||||
%459 = fmul float %455, %455
|
||||
%460 = fadd float %458, %459
|
||||
%461 = call float @llvm.AMDGPU.rsq(float %460)
|
||||
%462 = fmul float %451, %461
|
||||
%463 = fmul float %453, %461
|
||||
%464 = fmul float %455, %461
|
||||
%465 = fcmp olt float 0.000000e+00, %219
|
||||
%466 = sext i1 %465 to i32
|
||||
%467 = bitcast i32 %466 to float
|
||||
%468 = bitcast float %467 to i32
|
||||
%469 = icmp ne i32 %468, 0
|
||||
br i1 %469, label %IF198, label %ENDIF197
|
||||
|
||||
IF198: ; preds = %IF189
|
||||
%470 = fsub float -0.000000e+00, %462
|
||||
%471 = fsub float -0.000000e+00, %463
|
||||
%472 = fsub float -0.000000e+00, %464
|
||||
br label %ENDIF197
|
||||
|
||||
ENDIF197: ; preds = %IF189, %IF198
|
||||
%temp14.0 = phi float [ %472, %IF198 ], [ %464, %IF189 ]
|
||||
%temp13.0 = phi float [ %471, %IF198 ], [ %463, %IF189 ]
|
||||
%temp12.0 = phi float [ %470, %IF198 ], [ %462, %IF189 ]
|
||||
%473 = bitcast float %220 to i32
|
||||
%474 = bitcast float %221 to i32
|
||||
%475 = insertelement <2 x i32> undef, i32 %473, i32 0
|
||||
%476 = insertelement <2 x i32> %475, i32 %474, i32 1
|
||||
%477 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %476, <32 x i8> %159, <16 x i8> %161, i32 2)
|
||||
%478 = extractelement <4 x float> %477, i32 0
|
||||
%479 = extractelement <4 x float> %477, i32 1
|
||||
%480 = extractelement <4 x float> %477, i32 2
|
||||
%481 = extractelement <4 x float> %477, i32 3
|
||||
%482 = fmul float %478, %40
|
||||
%483 = fadd float %482, %41
|
||||
%484 = fmul float %479, %40
|
||||
%485 = fadd float %484, %41
|
||||
%486 = fmul float %480, %40
|
||||
%487 = fadd float %486, %41
|
||||
%488 = fmul float %481, %42
|
||||
%489 = fadd float %488, %43
|
||||
%490 = bitcast float %172 to i32
|
||||
%491 = bitcast float %173 to i32
|
||||
%492 = insertelement <2 x i32> undef, i32 %490, i32 0
|
||||
%493 = insertelement <2 x i32> %492, i32 %491, i32 1
|
||||
%494 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %493, <32 x i8> %155, <16 x i8> %157, i32 2)
|
||||
%495 = extractelement <4 x float> %494, i32 0
|
||||
%496 = extractelement <4 x float> %494, i32 1
|
||||
%497 = extractelement <4 x float> %494, i32 2
|
||||
%498 = extractelement <4 x float> %494, i32 3
|
||||
%499 = fmul float %498, 3.200000e+01
|
||||
%500 = fadd float %499, -1.600000e+01
|
||||
%501 = call float @llvm.AMDIL.exp.(float %500)
|
||||
%502 = fmul float %495, %501
|
||||
%503 = fmul float %496, %501
|
||||
%504 = fmul float %497, %501
|
||||
%505 = fmul float %28, %502
|
||||
%506 = fadd float %505, %193
|
||||
%507 = fmul float %29, %503
|
||||
%508 = fadd float %507, %194
|
||||
%509 = fmul float %30, %504
|
||||
%510 = fadd float %509, %195
|
||||
%511 = fmul float %506, %489
|
||||
%512 = fmul float %508, %489
|
||||
%513 = fmul float %510, %489
|
||||
%514 = fmul float %489, 5.000000e-01
|
||||
%515 = fadd float %514, 5.000000e-01
|
||||
%516 = fmul float %483, %515
|
||||
%517 = fadd float %516, %511
|
||||
%518 = fmul float %485, %515
|
||||
%519 = fadd float %518, %512
|
||||
%520 = fmul float %487, %515
|
||||
%521 = fadd float %520, %513
|
||||
%522 = fmul float %517, %371
|
||||
%523 = fmul float %519, %372
|
||||
%524 = fmul float %521, %373
|
||||
%525 = fmul float %428, 0x3FDB272440000000
|
||||
%526 = fmul float %430, 0xBFDB272440000000
|
||||
%527 = fadd float %526, %525
|
||||
%528 = fmul float %440, 0x3FE99999A0000000
|
||||
%529 = fadd float %527, %528
|
||||
%530 = fmul float %529, 5.000000e-01
|
||||
%531 = fadd float %530, 0x3FE3333340000000
|
||||
%532 = fmul float %531, %531
|
||||
%533 = fmul float %522, %532
|
||||
%534 = fmul float %523, %532
|
||||
%535 = fmul float %524, %532
|
||||
%536 = fsub float -0.000000e+00, %72
|
||||
%537 = fsub float -0.000000e+00, %73
|
||||
%538 = fsub float -0.000000e+00, %74
|
||||
%539 = fmul float %temp12.0, %536
|
||||
%540 = fmul float %temp13.0, %537
|
||||
%541 = fadd float %540, %539
|
||||
%542 = fmul float %temp14.0, %538
|
||||
%543 = fadd float %541, %542
|
||||
%544 = call float @llvm.AMDIL.clamp.(float %543, float 0.000000e+00, float 1.000000e+00)
|
||||
%545 = fmul float %371, %544
|
||||
%546 = fmul float %372, %544
|
||||
%547 = fmul float %373, %544
|
||||
%548 = fmul float %545, %69
|
||||
%549 = fmul float %546, %70
|
||||
%550 = fmul float %547, %71
|
||||
%551 = fsub float -0.000000e+00, %164
|
||||
%552 = fadd float %97, %551
|
||||
%553 = fsub float -0.000000e+00, %165
|
||||
%554 = fadd float %98, %553
|
||||
%555 = fsub float -0.000000e+00, %166
|
||||
%556 = fadd float %99, %555
|
||||
%557 = fmul float %552, %552
|
||||
%558 = fmul float %554, %554
|
||||
%559 = fadd float %558, %557
|
||||
%560 = fmul float %556, %556
|
||||
%561 = fadd float %559, %560
|
||||
%562 = call float @llvm.AMDGPU.rsq(float %561)
|
||||
%563 = fmul float %562, %561
|
||||
%564 = fsub float -0.000000e+00, %561
|
||||
%565 = call float @llvm.AMDGPU.cndlt(float %564, float %563, float 0.000000e+00)
|
||||
%566 = fsub float -0.000000e+00, %84
|
||||
%567 = fadd float %565, %566
|
||||
%568 = fsub float -0.000000e+00, %83
|
||||
%569 = fadd float %565, %568
|
||||
%570 = fsub float -0.000000e+00, %82
|
||||
%571 = fadd float %565, %570
|
||||
%572 = fsub float -0.000000e+00, %84
|
||||
%573 = fadd float %83, %572
|
||||
%574 = fsub float -0.000000e+00, %83
|
||||
%575 = fadd float %82, %574
|
||||
%576 = fsub float -0.000000e+00, %82
|
||||
%577 = fadd float %81, %576
|
||||
%578 = fdiv float 1.000000e+00, %573
|
||||
%579 = fdiv float 1.000000e+00, %575
|
||||
%580 = fdiv float 1.000000e+00, %577
|
||||
%581 = fmul float %567, %578
|
||||
%582 = fmul float %569, %579
|
||||
%583 = fmul float %571, %580
|
||||
%584 = fcmp olt float %565, %83
|
||||
%585 = sext i1 %584 to i32
|
||||
%586 = bitcast i32 %585 to float
|
||||
%587 = bitcast float %586 to i32
|
||||
%588 = icmp ne i32 %587, 0
|
||||
br i1 %588, label %ENDIF200, label %ELSE202
|
||||
|
||||
ELSE202: ; preds = %ENDIF197
|
||||
%589 = fcmp olt float %565, %82
|
||||
%590 = sext i1 %589 to i32
|
||||
%591 = bitcast i32 %590 to float
|
||||
%592 = bitcast float %591 to i32
|
||||
%593 = icmp ne i32 %592, 0
|
||||
br i1 %593, label %ENDIF200, label %ELSE205
|
||||
|
||||
ENDIF200: ; preds = %ELSE205, %ELSE202, %ENDIF197
|
||||
%temp80.0 = phi float [ %581, %ENDIF197 ], [ %.226, %ELSE205 ], [ %582, %ELSE202 ]
|
||||
%temp88.0 = phi float [ %122, %ENDIF197 ], [ %.227, %ELSE205 ], [ %120, %ELSE202 ]
|
||||
%temp89.0 = phi float [ %123, %ENDIF197 ], [ %.228, %ELSE205 ], [ %121, %ELSE202 ]
|
||||
%temp90.0 = phi float [ %120, %ENDIF197 ], [ %116, %ELSE205 ], [ %118, %ELSE202 ]
|
||||
%temp91.0 = phi float [ %121, %ENDIF197 ], [ %117, %ELSE205 ], [ %119, %ELSE202 ]
|
||||
%594 = fcmp olt float %565, %83
|
||||
%595 = sext i1 %594 to i32
|
||||
%596 = bitcast i32 %595 to float
|
||||
%597 = bitcast float %596 to i32
|
||||
%598 = icmp ne i32 %597, 0
|
||||
br i1 %598, label %ENDIF209, label %ELSE211
|
||||
|
||||
ELSE205: ; preds = %ELSE202
|
||||
%599 = fcmp olt float %565, %81
|
||||
%600 = sext i1 %599 to i32
|
||||
%601 = bitcast i32 %600 to float
|
||||
%602 = bitcast float %601 to i32
|
||||
%603 = icmp ne i32 %602, 0
|
||||
%.226 = select i1 %603, float %583, float 1.000000e+00
|
||||
%.227 = select i1 %603, float %118, float %116
|
||||
%.228 = select i1 %603, float %119, float %117
|
||||
br label %ENDIF200
|
||||
|
||||
ELSE211: ; preds = %ENDIF200
|
||||
%604 = fcmp olt float %565, %82
|
||||
%605 = sext i1 %604 to i32
|
||||
%606 = bitcast i32 %605 to float
|
||||
%607 = bitcast float %606 to i32
|
||||
%608 = icmp ne i32 %607, 0
|
||||
br i1 %608, label %ENDIF209, label %ELSE214
|
||||
|
||||
ENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
|
||||
%temp52.0 = phi float [ %108, %ENDIF200 ], [ %100, %ELSE214 ], [ %104, %ELSE211 ]
|
||||
%temp53.0 = phi float [ %109, %ENDIF200 ], [ %101, %ELSE214 ], [ %105, %ELSE211 ]
|
||||
%temp54.0 = phi float [ %110, %ENDIF200 ], [ %102, %ELSE214 ], [ %106, %ELSE211 ]
|
||||
%temp55.0 = phi float [ %111, %ENDIF200 ], [ %103, %ELSE214 ], [ %107, %ELSE211 ]
|
||||
%temp68.0 = phi float [ %112, %ENDIF200 ], [ %.230, %ELSE214 ], [ %108, %ELSE211 ]
|
||||
%temp69.0 = phi float [ %113, %ENDIF200 ], [ %.231, %ELSE214 ], [ %109, %ELSE211 ]
|
||||
%temp70.0 = phi float [ %114, %ENDIF200 ], [ %.232, %ELSE214 ], [ %110, %ELSE211 ]
|
||||
%temp71.0 = phi float [ %115, %ENDIF200 ], [ %.233, %ELSE214 ], [ %111, %ELSE211 ]
|
||||
%609 = fmul float %164, %85
|
||||
%610 = fmul float %165, %86
|
||||
%611 = fadd float %609, %610
|
||||
%612 = fmul float %166, %87
|
||||
%613 = fadd float %611, %612
|
||||
%614 = fmul float %167, %88
|
||||
%615 = fadd float %613, %614
|
||||
%616 = fmul float %164, %89
|
||||
%617 = fmul float %165, %90
|
||||
%618 = fadd float %616, %617
|
||||
%619 = fmul float %166, %91
|
||||
%620 = fadd float %618, %619
|
||||
%621 = fmul float %167, %92
|
||||
%622 = fadd float %620, %621
|
||||
%623 = fmul float %164, %93
|
||||
%624 = fmul float %165, %94
|
||||
%625 = fadd float %623, %624
|
||||
%626 = fmul float %166, %95
|
||||
%627 = fadd float %625, %626
|
||||
%628 = fmul float %167, %96
|
||||
%629 = fadd float %627, %628
|
||||
%630 = fsub float -0.000000e+00, %78
|
||||
%631 = fadd float 1.000000e+00, %630
|
||||
%632 = call float @fabs(float %615)
|
||||
%633 = call float @fabs(float %622)
|
||||
%634 = fcmp oge float %631, %632
|
||||
%635 = sext i1 %634 to i32
|
||||
%636 = bitcast i32 %635 to float
|
||||
%637 = bitcast float %636 to i32
|
||||
%638 = and i32 %637, 1065353216
|
||||
%639 = bitcast i32 %638 to float
|
||||
%640 = fcmp oge float %631, %633
|
||||
%641 = sext i1 %640 to i32
|
||||
%642 = bitcast i32 %641 to float
|
||||
%643 = bitcast float %642 to i32
|
||||
%644 = and i32 %643, 1065353216
|
||||
%645 = bitcast i32 %644 to float
|
||||
%646 = fmul float %639, %645
|
||||
%647 = fmul float %629, %646
|
||||
%648 = fmul float %615, %temp68.0
|
||||
%649 = fadd float %648, %temp70.0
|
||||
%650 = fmul float %622, %temp69.0
|
||||
%651 = fadd float %650, %temp71.0
|
||||
%652 = fmul float %615, %temp52.0
|
||||
%653 = fadd float %652, %temp54.0
|
||||
%654 = fmul float %622, %temp53.0
|
||||
%655 = fadd float %654, %temp55.0
|
||||
%656 = fadd float %temp80.0, -1.000000e+00
|
||||
%657 = fmul float %656, %77
|
||||
%658 = fadd float %657, 1.000000e+00
|
||||
%659 = call float @llvm.AMDIL.clamp.(float %658, float 0.000000e+00, float 1.000000e+00)
|
||||
%660 = bitcast float %649 to i32
|
||||
%661 = bitcast float %651 to i32
|
||||
%662 = bitcast float 0.000000e+00 to i32
|
||||
%663 = insertelement <4 x i32> undef, i32 %660, i32 0
|
||||
%664 = insertelement <4 x i32> %663, i32 %661, i32 1
|
||||
%665 = insertelement <4 x i32> %664, i32 %662, i32 2
|
||||
%666 = insertelement <4 x i32> %665, i32 undef, i32 3
|
||||
%667 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %666, <32 x i8> %127, <16 x i8> %129, i32 2)
|
||||
%668 = extractelement <4 x float> %667, i32 0
|
||||
%669 = extractelement <4 x float> %667, i32 1
|
||||
%670 = bitcast float %653 to i32
|
||||
%671 = bitcast float %655 to i32
|
||||
%672 = bitcast float 0.000000e+00 to i32
|
||||
%673 = insertelement <4 x i32> undef, i32 %670, i32 0
|
||||
%674 = insertelement <4 x i32> %673, i32 %671, i32 1
|
||||
%675 = insertelement <4 x i32> %674, i32 %672, i32 2
|
||||
%676 = insertelement <4 x i32> %675, i32 undef, i32 3
|
||||
%677 = call <4 x float> @llvm.SI.samplel.v4i32(<4 x i32> %676, <32 x i8> %127, <16 x i8> %129, i32 2)
|
||||
%678 = extractelement <4 x float> %677, i32 0
|
||||
%679 = extractelement <4 x float> %677, i32 1
|
||||
%680 = fsub float -0.000000e+00, %669
|
||||
%681 = fadd float 1.000000e+00, %680
|
||||
%682 = fsub float -0.000000e+00, %679
|
||||
%683 = fadd float 1.000000e+00, %682
|
||||
%684 = fmul float %681, 2.500000e-01
|
||||
%685 = fmul float %683, 2.500000e-01
|
||||
%686 = fsub float -0.000000e+00, %684
|
||||
%687 = fadd float %668, %686
|
||||
%688 = fsub float -0.000000e+00, %685
|
||||
%689 = fadd float %678, %688
|
||||
%690 = fmul float %647, %temp88.0
|
||||
%691 = fadd float %690, %temp89.0
|
||||
%692 = fmul float %647, %temp90.0
|
||||
%693 = fadd float %692, %temp91.0
|
||||
%694 = call float @llvm.AMDIL.clamp.(float %691, float 0.000000e+00, float 1.000000e+00)
|
||||
%695 = call float @llvm.AMDIL.clamp.(float %693, float 0.000000e+00, float 1.000000e+00)
|
||||
%696 = fsub float -0.000000e+00, %694
|
||||
%697 = fadd float %668, %696
|
||||
%698 = fsub float -0.000000e+00, %695
|
||||
%699 = fadd float %678, %698
|
||||
%700 = fmul float %668, %668
|
||||
%701 = fmul float %678, %678
|
||||
%702 = fsub float -0.000000e+00, %700
|
||||
%703 = fadd float %687, %702
|
||||
%704 = fsub float -0.000000e+00, %701
|
||||
%705 = fadd float %689, %704
|
||||
%706 = fcmp uge float %703, %75
|
||||
%707 = select i1 %706, float %703, float %75
|
||||
%708 = fcmp uge float %705, %75
|
||||
%709 = select i1 %708, float %705, float %75
|
||||
%710 = fmul float %697, %697
|
||||
%711 = fadd float %710, %707
|
||||
%712 = fmul float %699, %699
|
||||
%713 = fadd float %712, %709
|
||||
%714 = fdiv float 1.000000e+00, %711
|
||||
%715 = fdiv float 1.000000e+00, %713
|
||||
%716 = fmul float %707, %714
|
||||
%717 = fmul float %709, %715
|
||||
%718 = fcmp oge float %697, 0.000000e+00
|
||||
%719 = sext i1 %718 to i32
|
||||
%720 = bitcast i32 %719 to float
|
||||
%721 = bitcast float %720 to i32
|
||||
%722 = icmp ne i32 %721, 0
|
||||
%.229 = select i1 %722, float 1.000000e+00, float %716
|
||||
%723 = fcmp oge float %699, 0.000000e+00
|
||||
%724 = sext i1 %723 to i32
|
||||
%725 = bitcast i32 %724 to float
|
||||
%726 = bitcast float %725 to i32
|
||||
%727 = icmp ne i32 %726, 0
|
||||
%temp28.0 = select i1 %727, float 1.000000e+00, float %717
|
||||
%728 = call float @llvm.AMDGPU.lrp(float %659, float %temp28.0, float %.229)
|
||||
%729 = call float @llvm.pow.f32(float %728, float %76)
|
||||
%730 = fmul float %729, %79
|
||||
%731 = fadd float %730, %80
|
||||
%732 = call float @llvm.AMDIL.clamp.(float %731, float 0.000000e+00, float 1.000000e+00)
|
||||
%733 = fmul float %732, %732
|
||||
%734 = fmul float 2.000000e+00, %732
|
||||
%735 = fsub float -0.000000e+00, %734
|
||||
%736 = fadd float 3.000000e+00, %735
|
||||
%737 = fmul float %733, %736
|
||||
%738 = fmul float %548, %737
|
||||
%739 = fmul float %549, %737
|
||||
%740 = fmul float %550, %737
|
||||
%741 = fmul float %738, %515
|
||||
%742 = fadd float %741, %533
|
||||
%743 = fmul float %739, %515
|
||||
%744 = fadd float %743, %534
|
||||
%745 = fmul float %740, %515
|
||||
%746 = fadd float %745, %535
|
||||
%747 = call float @llvm.AMDGPU.lrp(float %230, float %287, float 1.000000e+00)
|
||||
%748 = call float @llvm.AMDGPU.lrp(float %37, float %298, float 1.000000e+00)
|
||||
%749 = call float @llvm.AMDGPU.lrp(float %37, float %299, float 1.000000e+00)
|
||||
%750 = call float @llvm.AMDGPU.lrp(float %37, float %300, float 1.000000e+00)
|
||||
%751 = call float @llvm.AMDGPU.lrp(float %38, float %747, float 1.000000e+00)
|
||||
%752 = fmul float %748, %751
|
||||
%753 = fmul float %749, %751
|
||||
%754 = fmul float %750, %751
|
||||
%755 = fmul float %742, %752
|
||||
%756 = fmul float %744, %753
|
||||
%757 = fmul float %746, %754
|
||||
%758 = fmul float %temp12.0, %216
|
||||
%759 = fmul float %temp13.0, %217
|
||||
%760 = fadd float %759, %758
|
||||
%761 = fmul float %temp14.0, %218
|
||||
%762 = fadd float %760, %761
|
||||
%763 = call float @fabs(float %762)
|
||||
%764 = fmul float %763, %763
|
||||
%765 = fmul float %764, %50
|
||||
%766 = fadd float %765, %51
|
||||
%767 = call float @llvm.AMDIL.clamp.(float %766, float 0.000000e+00, float 1.000000e+00)
|
||||
%768 = fsub float -0.000000e+00, %767
|
||||
%769 = fadd float 1.000000e+00, %768
|
||||
%770 = fmul float %33, %769
|
||||
%771 = fmul float %33, %769
|
||||
%772 = fmul float %33, %769
|
||||
%773 = fmul float %34, %769
|
||||
%774 = call float @llvm.AMDGPU.lrp(float %770, float %31, float %755)
|
||||
%775 = call float @llvm.AMDGPU.lrp(float %771, float %31, float %756)
|
||||
%776 = call float @llvm.AMDGPU.lrp(float %772, float %31, float %757)
|
||||
%777 = call float @llvm.AMDGPU.lrp(float %773, float %32, float %374)
|
||||
%778 = fcmp uge float %774, 0x3E6FFFFE60000000
|
||||
%779 = select i1 %778, float %774, float 0x3E6FFFFE60000000
|
||||
%780 = fcmp uge float %775, 0x3E6FFFFE60000000
|
||||
%781 = select i1 %780, float %775, float 0x3E6FFFFE60000000
|
||||
%782 = fcmp uge float %776, 0x3E6FFFFE60000000
|
||||
%783 = select i1 %782, float %776, float 0x3E6FFFFE60000000
|
||||
%784 = fcmp uge float %779, 6.550400e+04
|
||||
%785 = select i1 %784, float 6.550400e+04, float %779
|
||||
%786 = fcmp uge float %781, 6.550400e+04
|
||||
%787 = select i1 %786, float 6.550400e+04, float %781
|
||||
%788 = fcmp uge float %783, 6.550400e+04
|
||||
%789 = select i1 %788, float 6.550400e+04, float %783
|
||||
%790 = fmul float %777, %52
|
||||
%791 = fadd float %790, %53
|
||||
%792 = call float @llvm.AMDIL.clamp.(float %791, float 0.000000e+00, float 1.000000e+00)
|
||||
%793 = call i32 @llvm.SI.packf16(float %785, float %787)
|
||||
%794 = bitcast i32 %793 to float
|
||||
%795 = call i32 @llvm.SI.packf16(float %789, float %792)
|
||||
%796 = bitcast i32 %795 to float
|
||||
call void @llvm.SI.export(i32 15, i32 1, i32 1, i32 0, i32 1, float %794, float %796, float %794, float %796)
|
||||
ret void
|
||||
|
||||
ELSE214: ; preds = %ELSE211
|
||||
%797 = fcmp olt float %565, %81
|
||||
%798 = sext i1 %797 to i32
|
||||
%799 = bitcast i32 %798 to float
|
||||
%800 = bitcast float %799 to i32
|
||||
%801 = icmp ne i32 %800, 0
|
||||
%.230 = select i1 %801, float %104, float %100
|
||||
%.231 = select i1 %801, float %105, float %101
|
||||
%.232 = select i1 %801, float %106, float %102
|
||||
%.233 = select i1 %801, float %107, float %103
|
||||
br label %ENDIF209
|
||||
}
|
||||
|
||||
; Function Attrs: readnone
|
||||
declare float @llvm.AMDIL.clamp.(float, float, float) #2
|
||||
|
||||
; Function Attrs: nounwind readnone
|
||||
declare <4 x float> @llvm.SI.sample.v2i32(<2 x i32>, <32 x i8>, <16 x i8>, i32) #1
|
||||
|
||||
; Function Attrs: readnone
|
||||
declare float @llvm.AMDGPU.lrp(float, float, float) #2
|
||||
|
||||
; Function Attrs: nounwind readnone
|
||||
declare <4 x float> @llvm.SI.samplel.v4i32(<4 x i32>, <32 x i8>, <16 x i8>, i32) #1
|
||||
|
||||
; Function Attrs: readnone
|
||||
declare float @llvm.AMDGPU.cndlt(float, float, float) #2
|
||||
|
||||
; Function Attrs: readnone
|
||||
declare float @llvm.AMDIL.exp.(float) #2
|
||||
|
||||
attributes #0 = { "ShaderType"="0" }
|
||||
attributes #1 = { nounwind readnone }
|
||||
attributes #2 = { readnone }
|
||||
attributes #3 = { nounwind readonly }
|
||||
attributes #4 = { readonly }
|
||||
|
||||
Loading…
Reference in New Issue
Block a user