RPCS3/llvm-mirror
1
0
Fork 0
mirror of https://github.com/RPCS3/llvm-mirror.git synced 2024-10-21 20:12:56 +02:00
Code Issues Projects Releases Wiki Activity
c91fe0f456
llvm-mirror/test/CodeGen/AMDGPU/big_alu.ll
Nicolai Haehnle 69b2d0adeb AMDGPU: Add a shader calling convention 
This makes it possible to distinguish between mesa shaders
and other kernels even in the presence of compute shaders.

Patch By: Bas Nieuwenhuizen <bas@basnieuwenhuizen.nl>

Differential Revision: http://reviews.llvm.org/D18559

llvm-svn: 265589
2016-04-06 19:40:20 +00:00

1303 lines
63 KiB
LLVM
Raw Blame History

; RUN: llc -march=r600 -mcpu=cedar < %s
; This test ensures that R600 backend can handle ifcvt properly
; and do not generate ALU clauses with more than 128 instructions.
define amdgpu_ps void @main(<4 x float> inreg %reg0, <4 x float> inreg %reg1, <4 x float> inreg %reg2, <4 x float> inreg %reg3, <4 x float> inreg %reg4, <4 x float> inreg %reg5, <4 x float> inreg %reg6, <4 x float> inreg %reg7, <4 x float> inreg %reg8, <4 x float> inreg %reg9) {
main_body:
%0 = extractelement <4 x float> %reg0, i32 0
%1 = extractelement <4 x float> %reg0, i32 1
%2 = extractelement <4 x float> %reg0, i32 2
%3 = extractelement <4 x float> %reg0, i32 3
%4 = extractelement <4 x float> %reg1, i32 0
%5 = extractelement <4 x float> %reg9, i32 0
%6 = extractelement <4 x float> %reg8, i32 0
%7 = fcmp ugt float %6, 0.000000e+00
%8 = select i1 %7, float %4, float %5
%9 = extractelement <4 x float> %reg1, i32 1
%10 = extractelement <4 x float> %reg9, i32 1
%11 = extractelement <4 x float> %reg8, i32 0
%12 = fcmp ugt float %11, 0.000000e+00
%13 = select i1 %12, float %9, float %10
%14 = extractelement <4 x float> %reg1, i32 2
%15 = extractelement <4 x float> %reg9, i32 2
%16 = extractelement <4 x float> %reg8, i32 0
%17 = fcmp ugt float %16, 0.000000e+00
%18 = select i1 %17, float %14, float %15
%19 = extractelement <4 x float> %reg1, i32 3
%20 = extractelement <4 x float> %reg9, i32 3
%21 = extractelement <4 x float> %reg8, i32 0
%22 = extractelement <4 x float> %reg2, i32 0
%23 = extractelement <4 x float> %reg2, i32 1
%24 = extractelement <4 x float> %reg2, i32 2
%25 = extractelement <4 x float> %reg2, i32 3
%26 = extractelement <4 x float> %reg3, i32 0
%27 = extractelement <4 x float> %reg3, i32 1
%28 = extractelement <4 x float> %reg3, i32 2
%29 = extractelement <4 x float> %reg3, i32 3
%30 = extractelement <4 x float> %reg4, i32 0
%31 = extractelement <4 x float> %reg4, i32 1
%32 = extractelement <4 x float> %reg4, i32 2
%33 = extractelement <4 x float> %reg4, i32 3
%34 = extractelement <4 x float> %reg5, i32 0
%35 = extractelement <4 x float> %reg5, i32 1
%36 = extractelement <4 x float> %reg5, i32 2
%37 = extractelement <4 x float> %reg5, i32 3
%38 = extractelement <4 x float> %reg6, i32 0
%39 = extractelement <4 x float> %reg6, i32 1
%40 = extractelement <4 x float> %reg6, i32 2
%41 = extractelement <4 x float> %reg6, i32 3
%42 = extractelement <4 x float> %reg7, i32 0
%43 = extractelement <4 x float> %reg7, i32 1
%44 = extractelement <4 x float> %reg7, i32 2
%45 = extractelement <4 x float> %reg7, i32 3
%46 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
%47 = extractelement <4 x float> %46, i32 0
%48 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
%49 = extractelement <4 x float> %48, i32 1
%50 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 11)
%51 = extractelement <4 x float> %50, i32 2
%52 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 12)
%53 = extractelement <4 x float> %52, i32 0
%54 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
%55 = extractelement <4 x float> %54, i32 0
%56 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
%57 = extractelement <4 x float> %56, i32 1
%58 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
%59 = extractelement <4 x float> %58, i32 2
%60 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 14)
%61 = extractelement <4 x float> %60, i32 3
%62 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
%63 = extractelement <4 x float> %62, i32 0
%64 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
%65 = extractelement <4 x float> %64, i32 1
%66 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 16)
%67 = extractelement <4 x float> %66, i32 2
%68 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 9)
%69 = extractelement <4 x float> %68, i32 0
%70 = fcmp oge float %69, 3.500000e+00
%71 = sext i1 %70 to i32
%72 = bitcast i32 %71 to float
%73 = bitcast float %72 to i32
%74 = icmp ne i32 %73, 0
%. = select i1 %74, float 0.000000e+00, float 0.000000e+00
%75 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 9)
%76 = extractelement <4 x float> %75, i32 0
%77 = fcmp oge float %76, 2.000000e+00
%78 = sext i1 %77 to i32
%79 = bitcast i32 %78 to float
%80 = bitcast float %79 to i32
%81 = icmp ne i32 %80, 0
br i1 %81, label %IF137, label %ENDIF136
IF137: ; preds = %main_body
%82 = insertelement <4 x float> undef, float %30, i32 0
%83 = insertelement <4 x float> %82, float %31, i32 1
%84 = insertelement <4 x float> %83, float %32, i32 2
%85 = insertelement <4 x float> %84, float 0.000000e+00, i32 3
%86 = insertelement <4 x float> undef, float %30, i32 0
%87 = insertelement <4 x float> %86, float %31, i32 1
%88 = insertelement <4 x float> %87, float %32, i32 2
%89 = insertelement <4 x float> %88, float 0.000000e+00, i32 3
%90 = call float @llvm.AMDGPU.dp4(<4 x float> %85, <4 x float> %89)
%91 = call float @llvm.AMDGPU.rsq.clamped.f32(float %90)
%92 = fmul float %30, %91
%93 = fmul float %31, %91
%94 = fmul float %32, %91
%95 = insertelement <4 x float> undef, float %92, i32 0
%96 = insertelement <4 x float> %95, float %93, i32 1
%97 = insertelement <4 x float> %96, float %94, i32 2
%98 = insertelement <4 x float> %97, float 0.000000e+00, i32 3
%99 = insertelement <4 x float> undef, float %37, i32 0
%100 = insertelement <4 x float> %99, float %38, i32 1
%101 = insertelement <4 x float> %100, float %39, i32 2
%102 = insertelement <4 x float> %101, float 0.000000e+00, i32 3
%103 = call float @llvm.AMDGPU.dp4(<4 x float> %98, <4 x float> %102)
%104 = insertelement <4 x float> undef, float %92, i32 0
%105 = insertelement <4 x float> %104, float %93, i32 1
%106 = insertelement <4 x float> %105, float %94, i32 2
%107 = insertelement <4 x float> %106, float 0.000000e+00, i32 3
%108 = insertelement <4 x float> undef, float %40, i32 0
%109 = insertelement <4 x float> %108, float %41, i32 1
%110 = insertelement <4 x float> %109, float %42, i32 2
%111 = insertelement <4 x float> %110, float 0.000000e+00, i32 3
%112 = call float @llvm.AMDGPU.dp4(<4 x float> %107, <4 x float> %111)
%113 = fsub float -0.000000e+00, %92
%114 = fsub float -0.000000e+00, %93
%115 = fsub float -0.000000e+00, %94
%116 = insertelement <4 x float> undef, float %34, i32 0
%117 = insertelement <4 x float> %116, float %35, i32 1
%118 = insertelement <4 x float> %117, float %36, i32 2
%119 = insertelement <4 x float> %118, float 0.000000e+00, i32 3
%120 = insertelement <4 x float> undef, float %113, i32 0
%121 = insertelement <4 x float> %120, float %114, i32 1
%122 = insertelement <4 x float> %121, float %115, i32 2
%123 = insertelement <4 x float> %122, float 0.000000e+00, i32 3
%124 = call float @llvm.AMDGPU.dp4(<4 x float> %119, <4 x float> %123)
%125 = fdiv float 1.000000e+00, %124
%126 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 5)
%127 = extractelement <4 x float> %126, i32 0
%128 = fmul float %127, %125
%129 = fmul float %103, %128
%130 = fmul float %112, %128
%131 = bitcast float %. to i32
%132 = sitofp i32 %131 to float
%133 = fdiv float 1.000000e+00, %132
%134 = bitcast float %. to i32
%135 = add i32 %134, -1
%136 = bitcast i32 %135 to float
%137 = bitcast float %136 to i32
br label %LOOP
ENDIF136: ; preds = %ENDIF154, %main_body
%temp68.1 = phi float [ %591, %ENDIF154 ], [ 0.000000e+00, %main_body ]
%temp69.0 = phi float [ %593, %ENDIF154 ], [ 0.000000e+00, %main_body ]
%temp70.0 = phi float [ %595, %ENDIF154 ], [ 1.000000e+00, %main_body ]
%138 = fmul float %26, 0x3F847AE140000000
%139 = fmul float %27, 0x3F847AE140000000
%140 = fmul float %28, 0x3F847AE140000000
%141 = insertelement <4 x float> undef, float %138, i32 0
%142 = insertelement <4 x float> %141, float %139, i32 1
%143 = insertelement <4 x float> %142, float %140, i32 2
%144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3
%145 = extractelement <4 x float> %144, i32 0
%146 = extractelement <4 x float> %144, i32 1
%147 = extractelement <4 x float> %144, i32 2
%148 = extractelement <4 x float> %144, i32 3
%149 = insertelement <4 x float> undef, float %145, i32 0
%150 = insertelement <4 x float> %149, float %146, i32 1
%151 = insertelement <4 x float> %150, float %147, i32 2
%152 = insertelement <4 x float> %151, float %148, i32 3
%153 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %152, i32 16, i32 0, i32 3)
%154 = extractelement <4 x float> %153, i32 0
%155 = extractelement <4 x float> %153, i32 1
%156 = extractelement <4 x float> %153, i32 2
%157 = extractelement <4 x float> %153, i32 3
%158 = fmul float %26, 0x3F45A07B40000000
%159 = fmul float %27, 0x3F45A07B40000000
%160 = fmul float %28, 0x3F45A07B40000000
%161 = insertelement <4 x float> undef, float %158, i32 0
%162 = insertelement <4 x float> %161, float %159, i32 1
%163 = insertelement <4 x float> %162, float %160, i32 2
%164 = insertelement <4 x float> %163, float 0.000000e+00, i32 3
%165 = extractelement <4 x float> %164, i32 0
%166 = extractelement <4 x float> %164, i32 1
%167 = extractelement <4 x float> %164, i32 2
%168 = extractelement <4 x float> %164, i32 3
%169 = insertelement <4 x float> undef, float %165, i32 0
%170 = insertelement <4 x float> %169, float %166, i32 1
%171 = insertelement <4 x float> %170, float %167, i32 2
%172 = insertelement <4 x float> %171, float %168, i32 3
%173 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %172, i32 16, i32 0, i32 3)
%174 = extractelement <4 x float> %173, i32 0
%175 = extractelement <4 x float> %173, i32 1
%176 = extractelement <4 x float> %173, i32 2
%177 = extractelement <4 x float> %173, i32 3
%178 = fmul float %176, 3.000000e+03
%179 = fadd float %178, %28
%180 = fdiv float 1.000000e+00, %33
%181 = fmul float %32, %180
%182 = call float @fabs(float %181)
%183 = fmul float %174, 0x3FD99999A0000000
%184 = fadd float %183, 0x3FAEB851E0000000
%185 = fmul float %175, 0x3FE3333340000000
%186 = fadd float %185, %184
%187 = fmul float %176, 2.000000e+00
%188 = fadd float %187, %186
%189 = fmul float %177, 4.000000e+00
%190 = fadd float %189, %188
%191 = fmul float %154, 0x3FB99999A0000000
%192 = fadd float %191, %190
%193 = fmul float %155, 0x3FD99999A0000000
%194 = fadd float %193, %192
%195 = fmul float %156, 0x3FE99999A0000000
%196 = fadd float %195, %194
%197 = fmul float %157, 0x4000CCCCC0000000
%198 = fadd float %197, %196
%199 = fmul float 0xBE5EFB4CC0000000, %182
%200 = fmul float %199, %182
%201 = call float @llvm.exp2.f32(float %200)
%one.sub.a.i = fsub float 1.000000e+00, %201
%one.sub.ac.i = fmul float %one.sub.a.i, 0x3FA99999A0000000
%mul.i = fmul float %198, 0x3FA99999A0000000
%result.i = fadd float %mul.i, %one.sub.ac.i
%202 = fadd float %result.i, 0x3FF4CCCCC0000000
%203 = fmul float %202, 0x3FE1C71C80000000
%204 = call float @llvm.AMDGPU.clamp.f32(float %203, float 0.000000e+00, float 1.000000e+00)
%205 = fadd float %result.i, 0x3FF4CCCCC0000000
%206 = fmul float %205, 0x3FE1C71C80000000
%207 = call float @llvm.AMDGPU.clamp.f32(float %206, float 0.000000e+00, float 1.000000e+00)
%208 = fadd float %result.i, 2.000000e+00
%209 = fmul float %208, 0x3FD611A7A0000000
%210 = call float @llvm.AMDGPU.clamp.f32(float %209, float 0.000000e+00, float 1.000000e+00)
%211 = fmul float 2.000000e+00, %204
%212 = fsub float -0.000000e+00, %211
%213 = fadd float 3.000000e+00, %212
%214 = fmul float %204, %213
%215 = fmul float %204, %214
%216 = fmul float 2.000000e+00, %207
%217 = fsub float -0.000000e+00, %216
%218 = fadd float 3.000000e+00, %217
%219 = fmul float %207, %218
%220 = fmul float %207, %219
%221 = fmul float 2.000000e+00, %210
%222 = fsub float -0.000000e+00, %221
%223 = fadd float 3.000000e+00, %222
%224 = fmul float %210, %223
%225 = fmul float %210, %224
%226 = fmul float %26, 0x3F368B5CC0000000
%227 = fmul float %27, 0x3F368B5CC0000000
%228 = insertelement <4 x float> undef, float %226, i32 0
%229 = insertelement <4 x float> %228, float %227, i32 1
%230 = insertelement <4 x float> %229, float 0.000000e+00, i32 2
%231 = insertelement <4 x float> %230, float 0.000000e+00, i32 3
%232 = extractelement <4 x float> %231, i32 0
%233 = extractelement <4 x float> %231, i32 1
%234 = insertelement <4 x float> undef, float %232, i32 0
%235 = insertelement <4 x float> %234, float %233, i32 1
%236 = insertelement <4 x float> %235, float undef, i32 2
%237 = insertelement <4 x float> %236, float undef, i32 3
%238 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %237, i32 17, i32 1, i32 2)
%239 = extractelement <4 x float> %238, i32 0
%240 = insertelement <4 x float> undef, float %239, i32 0
%241 = insertelement <4 x float> %240, float %227, i32 1
%242 = insertelement <4 x float> %241, float 0.000000e+00, i32 2
%243 = insertelement <4 x float> %242, float 0.000000e+00, i32 3
%244 = extractelement <4 x float> %243, i32 0
%245 = insertelement <4 x float> undef, float %244, i32 0
%246 = insertelement <4 x float> %245, float undef, i32 1
%247 = insertelement <4 x float> %246, float undef, i32 2
%248 = insertelement <4 x float> %247, float undef, i32 3
%249 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %248, i32 18, i32 2, i32 1)
%250 = extractelement <4 x float> %249, i32 0
%251 = extractelement <4 x float> %249, i32 1
%252 = extractelement <4 x float> %249, i32 2
%253 = extractelement <4 x float> %249, i32 3
%254 = fmul float %250, %215
%255 = fmul float %251, %220
%256 = fmul float %252, %225
%257 = fmul float %253, 0.000000e+00
%258 = fadd float %result.i, 0x3FF4CCCCC0000000
%259 = fmul float %258, 0x3FE1C71C80000000
%260 = call float @llvm.AMDGPU.clamp.f32(float %259, float 0.000000e+00, float 1.000000e+00)
%261 = fadd float %result.i, 0x3FF4CCCCC0000000
%262 = fmul float %261, 0x3FE1C71C80000000
%263 = call float @llvm.AMDGPU.clamp.f32(float %262, float 0.000000e+00, float 1.000000e+00)
%264 = fadd float %result.i, 2.000000e+00
%265 = fmul float %264, 0x3FD611A7A0000000
%266 = call float @llvm.AMDGPU.clamp.f32(float %265, float 0.000000e+00, float 1.000000e+00)
%267 = fmul float 2.000000e+00, %260
%268 = fsub float -0.000000e+00, %267
%269 = fadd float 3.000000e+00, %268
%270 = fmul float %260, %269
%271 = fmul float %260, %270
%272 = fmul float 2.000000e+00, %263
%273 = fsub float -0.000000e+00, %272
%274 = fadd float 3.000000e+00, %273
%275 = fmul float %263, %274
%276 = fmul float %263, %275
%277 = fmul float 2.000000e+00, %266
%278 = fsub float -0.000000e+00, %277
%279 = fadd float 3.000000e+00, %278
%280 = fmul float %266, %279
%281 = fmul float %266, %280
%282 = fmul float %26, 0x3F22DFD6A0000000
%283 = fmul float %27, 0x3F22DFD6A0000000
%284 = insertelement <4 x float> undef, float %282, i32 0
%285 = insertelement <4 x float> %284, float %283, i32 1
%286 = insertelement <4 x float> %285, float 0.000000e+00, i32 2
%287 = insertelement <4 x float> %286, float 0.000000e+00, i32 3
%288 = extractelement <4 x float> %287, i32 0
%289 = extractelement <4 x float> %287, i32 1
%290 = insertelement <4 x float> undef, float %288, i32 0
%291 = insertelement <4 x float> %290, float %289, i32 1
%292 = insertelement <4 x float> %291, float undef, i32 2
%293 = insertelement <4 x float> %292, float undef, i32 3
%294 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %293, i32 19, i32 3, i32 2)
%295 = extractelement <4 x float> %294, i32 0
%296 = extractelement <4 x float> %294, i32 1
%297 = extractelement <4 x float> %294, i32 2
%298 = extractelement <4 x float> %294, i32 3
%299 = fmul float %295, %271
%300 = fmul float %296, %276
%301 = fmul float %297, %281
%302 = fmul float %298, 0.000000e+00
%303 = fmul float %temp68.1, %37
%304 = fmul float %temp68.1, %38
%305 = fmul float %temp68.1, %39
%306 = fmul float %temp69.0, %40
%307 = fadd float %306, %303
%308 = fmul float %temp69.0, %41
%309 = fadd float %308, %304
%310 = fmul float %temp69.0, %42
%311 = fadd float %310, %305
%312 = fmul float %temp70.0, %34
%313 = fadd float %312, %307
%314 = fmul float %temp70.0, %35
%315 = fadd float %314, %309
%316 = fmul float %temp70.0, %36
%317 = fadd float %316, %311
%318 = insertelement <4 x float> undef, float %313, i32 0
%319 = insertelement <4 x float> %318, float %315, i32 1
%320 = insertelement <4 x float> %319, float %317, i32 2
%321 = insertelement <4 x float> %320, float 0.000000e+00, i32 3
%322 = insertelement <4 x float> undef, float %313, i32 0
%323 = insertelement <4 x float> %322, float %315, i32 1
%324 = insertelement <4 x float> %323, float %317, i32 2
%325 = insertelement <4 x float> %324, float 0.000000e+00, i32 3
%326 = call float @llvm.AMDGPU.dp4(<4 x float> %321, <4 x float> %325)
%327 = call float @llvm.AMDGPU.rsq.clamped.f32(float %326)
%328 = fmul float %313, %327
%329 = fmul float %315, %327
%330 = fmul float %317, %327
%331 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 6)
%332 = extractelement <4 x float> %331, i32 0
%333 = fsub float -0.000000e+00, %332
%334 = fadd float 1.000000e+00, %333
%335 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 7)
%336 = extractelement <4 x float> %335, i32 0
%337 = fsub float -0.000000e+00, %336
%338 = fadd float 1.000000e+00, %337
%339 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 8)
%340 = extractelement <4 x float> %339, i32 0
%341 = fsub float -0.000000e+00, %340
%342 = fadd float 1.000000e+00, %341
%343 = fsub float -0.000000e+00, %334
%344 = fadd float %result.i, %343
%345 = fsub float -0.000000e+00, %338
%346 = fadd float %result.i, %345
%347 = fadd float %346, 0xBFE3333340000000
%348 = fsub float -0.000000e+00, %result.i
%349 = fsub float -0.000000e+00, %342
%350 = fadd float %348, %349
%351 = insertelement <4 x float> undef, float %43, i32 0
%352 = insertelement <4 x float> %351, float %44, i32 1
%353 = insertelement <4 x float> %352, float %45, i32 2
%354 = insertelement <4 x float> %353, float 0.000000e+00, i32 3
%355 = insertelement <4 x float> undef, float %43, i32 0
%356 = insertelement <4 x float> %355, float %44, i32 1
%357 = insertelement <4 x float> %356, float %45, i32 2
%358 = insertelement <4 x float> %357, float 0.000000e+00, i32 3
%359 = call float @llvm.AMDGPU.dp4(<4 x float> %354, <4 x float> %358)
%360 = call float @llvm.AMDGPU.rsq.clamped.f32(float %359)
%361 = fmul float %45, %360
%362 = call float @fabs(float %361)
%363 = fmul float %176, 0x3FECCCCCC0000000
%364 = fadd float %363, %362
%365 = fadd float %364, 0xBFEFAE1480000000
%366 = fmul float %365, 0xC023FFFFC0000000
%367 = call float @llvm.AMDGPU.clamp.f32(float %366, float 0.000000e+00, float 1.000000e+00)
%368 = fsub float -0.000000e+00, %334
%369 = fadd float %result.i, %368
%370 = fadd float %369, 0x3FBEB851E0000000
%371 = fsub float -0.000000e+00, %338
%372 = fadd float %result.i, %371
%373 = fadd float %372, 0xBFE0A3D700000000
%374 = fsub float -0.000000e+00, %result.i
%375 = fsub float -0.000000e+00, %342
%376 = fadd float %374, %375
%377 = insertelement <4 x float> undef, float %43, i32 0
%378 = insertelement <4 x float> %377, float %44, i32 1
%379 = insertelement <4 x float> %378, float %45, i32 2
%380 = insertelement <4 x float> %379, float 0.000000e+00, i32 3
%381 = insertelement <4 x float> undef, float %43, i32 0
%382 = insertelement <4 x float> %381, float %44, i32 1
%383 = insertelement <4 x float> %382, float %45, i32 2
%384 = insertelement <4 x float> %383, float 0.000000e+00, i32 3
%385 = call float @llvm.AMDGPU.dp4(<4 x float> %380, <4 x float> %384)
%386 = call float @llvm.AMDGPU.rsq.clamped.f32(float %385)
%387 = fmul float %45, %386
%388 = call float @fabs(float %387)
%389 = fmul float %176, 0x3FF51EB860000000
%390 = fadd float %389, %388
%391 = fadd float %390, 0xBFEFAE1480000000
%392 = fmul float %391, 0xC0490001A0000000
%393 = call float @llvm.AMDGPU.clamp.f32(float %392, float 0.000000e+00, float 1.000000e+00)
%394 = fmul float 2.000000e+00, %367
%395 = fsub float -0.000000e+00, %394
%396 = fadd float 3.000000e+00, %395
%397 = fmul float %367, %396
%398 = fmul float %367, %397
%one.sub.a.i169 = fsub float 1.000000e+00, %398
%one.sub.ac.i170 = fmul float %one.sub.a.i169, %344
%mul.i171 = fmul float %254, %344
%result.i172 = fadd float %mul.i171, %one.sub.ac.i170
%one.sub.a.i165 = fsub float 1.000000e+00, %398
%one.sub.ac.i166 = fmul float %one.sub.a.i165, %347
%mul.i167 = fmul float %255, %347
%result.i168 = fadd float %mul.i167, %one.sub.ac.i166
%one.sub.a.i161 = fsub float 1.000000e+00, %398
%one.sub.ac.i162 = fmul float %one.sub.a.i161, %350
%mul.i163 = fmul float %256, %350
%result.i164 = fadd float %mul.i163, %one.sub.ac.i162
%one.sub.a.i157 = fsub float 1.000000e+00, %398
%one.sub.ac.i158 = fmul float %one.sub.a.i157, 0.000000e+00
%mul.i159 = fmul float %257, 0.000000e+00
%result.i160 = fadd float %mul.i159, %one.sub.ac.i158
%399 = fmul float 2.000000e+00, %393
%400 = fsub float -0.000000e+00, %399
%401 = fadd float 3.000000e+00, %400
%402 = fmul float %393, %401
%403 = fmul float %393, %402
%one.sub.a.i153 = fsub float 1.000000e+00, %403
%one.sub.ac.i154 = fmul float %one.sub.a.i153, %370
%mul.i155 = fmul float %254, %370
%result.i156 = fadd float %mul.i155, %one.sub.ac.i154
%one.sub.a.i149 = fsub float 1.000000e+00, %403
%one.sub.ac.i150 = fmul float %one.sub.a.i149, %373
%mul.i151 = fmul float %255, %373
%result.i152 = fadd float %mul.i151, %one.sub.ac.i150
%one.sub.a.i145 = fsub float 1.000000e+00, %403
%one.sub.ac.i146 = fmul float %one.sub.a.i145, %376
%mul.i147 = fmul float %256, %376
%result.i148 = fadd float %mul.i147, %one.sub.ac.i146
%one.sub.a.i141 = fsub float 1.000000e+00, %403
%one.sub.ac.i142 = fmul float %one.sub.a.i141, 0x3FD3333340000000
%mul.i143 = fmul float %257, 0x3FD3333340000000
%result.i144 = fadd float %mul.i143, %one.sub.ac.i142
%404 = fcmp oge float 2.200000e+03, %179
%405 = sext i1 %404 to i32
%406 = bitcast i32 %405 to float
%407 = bitcast float %406 to i32
%408 = icmp ne i32 %407, 0
br i1 %408, label %IF161, label %ENDIF160
LOOP: ; preds = %ENDIF139, %IF137
%temp88.0 = phi float [ 0.000000e+00, %IF137 ], [ %437, %ENDIF139 ]
%temp92.0 = phi float [ 1.000000e+00, %IF137 ], [ %.temp92.0, %ENDIF139 ]
%temp96.0 = phi float [ 0.000000e+00, %IF137 ], [ %468, %ENDIF139 ]
%409 = bitcast float %temp96.0 to i32
%410 = icmp sge i32 %409, %137
%411 = sext i1 %410 to i32
%412 = bitcast i32 %411 to float
%413 = bitcast float %412 to i32
%414 = icmp ne i32 %413, 0
br i1 %414, label %IF140, label %ENDIF139
IF140: ; preds = %LOOP
%415 = fmul float %133, 5.000000e-01
%416 = fmul float %129, %temp92.0
%417 = fadd float %416, %22
%418 = fmul float %130, %temp92.0
%419 = fadd float %418, %23
%420 = insertelement <4 x float> undef, float %417, i32 0
%421 = insertelement <4 x float> %420, float %419, i32 1
%422 = insertelement <4 x float> %421, float 0.000000e+00, i32 2
%423 = insertelement <4 x float> %422, float 0.000000e+00, i32 3
%424 = extractelement <4 x float> %423, i32 0
%425 = extractelement <4 x float> %423, i32 1
%426 = insertelement <4 x float> undef, float %424, i32 0
%427 = insertelement <4 x float> %426, float %425, i32 1
%428 = insertelement <4 x float> %427, float undef, i32 2
%429 = insertelement <4 x float> %428, float undef, i32 3
%430 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %429, i32 20, i32 4, i32 2)
%431 = extractelement <4 x float> %430, i32 3
%432 = fcmp oge float %temp92.0, %431
%433 = sext i1 %432 to i32
%434 = bitcast i32 %433 to float
%435 = bitcast float %434 to i32
%436 = icmp ne i32 %435, 0
br i1 %436, label %IF146, label %ENDIF145
ENDIF139: ; preds = %LOOP
%437 = fadd float %temp88.0, %133
%438 = fmul float %129, %437
%439 = fadd float %438, %22
%440 = fmul float %130, %437
%441 = fadd float %440, %23
%442 = insertelement <4 x float> undef, float %439, i32 0
%443 = insertelement <4 x float> %442, float %441, i32 1
%444 = insertelement <4 x float> %443, float 0.000000e+00, i32 2
%445 = insertelement <4 x float> %444, float 0.000000e+00, i32 3
%446 = extractelement <4 x float> %445, i32 0
%447 = extractelement <4 x float> %445, i32 1
%448 = insertelement <4 x float> undef, float %446, i32 0
%449 = insertelement <4 x float> %448, float %447, i32 1
%450 = insertelement <4 x float> %449, float undef, i32 2
%451 = insertelement <4 x float> %450, float undef, i32 3
%452 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %451, i32 20, i32 4, i32 2)
%453 = extractelement <4 x float> %452, i32 3
%454 = fcmp olt float 0x3FEFDF3B60000000, %temp92.0
%455 = sext i1 %454 to i32
%456 = bitcast i32 %455 to float
%457 = fcmp oge float %437, %453
%458 = sext i1 %457 to i32
%459 = bitcast i32 %458 to float
%460 = bitcast float %456 to i32
%461 = bitcast float %459 to i32
%462 = and i32 %460, %461
%463 = bitcast i32 %462 to float
%464 = bitcast float %463 to i32
%465 = icmp ne i32 %464, 0
%.temp92.0 = select i1 %465, float %437, float %temp92.0
%466 = bitcast float %temp96.0 to i32
%467 = add i32 %466, 1
%468 = bitcast i32 %467 to float
br label %LOOP
IF146: ; preds = %IF140
%469 = fmul float 2.000000e+00, %415
%470 = fsub float -0.000000e+00, %469
%471 = fadd float %temp92.0, %470
br label %ENDIF145
ENDIF145: ; preds = %IF146, %IF140
%temp88.1 = phi float [ %471, %IF146 ], [ %temp92.0, %IF140 ]
%472 = fadd float %temp88.1, %415
%473 = fmul float %415, 5.000000e-01
%474 = fmul float %129, %472
%475 = fadd float %474, %22
%476 = fmul float %130, %472
%477 = fadd float %476, %23
%478 = insertelement <4 x float> undef, float %475, i32 0
%479 = insertelement <4 x float> %478, float %477, i32 1
%480 = insertelement <4 x float> %479, float 0.000000e+00, i32 2
%481 = insertelement <4 x float> %480, float %431, i32 3
%482 = extractelement <4 x float> %481, i32 0
%483 = extractelement <4 x float> %481, i32 1
%484 = insertelement <4 x float> undef, float %482, i32 0
%485 = insertelement <4 x float> %484, float %483, i32 1
%486 = insertelement <4 x float> %485, float undef, i32 2
%487 = insertelement <4 x float> %486, float undef, i32 3
%488 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %487, i32 20, i32 4, i32 2)
%489 = extractelement <4 x float> %488, i32 3
%490 = fcmp oge float %472, %489
%491 = sext i1 %490 to i32
%492 = bitcast i32 %491 to float
%493 = bitcast float %492 to i32
%494 = icmp ne i32 %493, 0
br i1 %494, label %IF149, label %ENDIF148
IF149: ; preds = %ENDIF145
%495 = fmul float 2.000000e+00, %473
%496 = fsub float -0.000000e+00, %495
%497 = fadd float %472, %496
br label %ENDIF148
ENDIF148: ; preds = %IF149, %ENDIF145
%temp88.2 = phi float [ %497, %IF149 ], [ %472, %ENDIF145 ]
%temp92.2 = phi float [ %472, %IF149 ], [ %temp92.0, %ENDIF145 ]
%498 = fadd float %temp88.2, %473
%499 = fmul float %473, 5.000000e-01
%500 = fmul float %129, %498
%501 = fadd float %500, %22
%502 = fmul float %130, %498
%503 = fadd float %502, %23
%504 = insertelement <4 x float> undef, float %501, i32 0
%505 = insertelement <4 x float> %504, float %503, i32 1
%506 = insertelement <4 x float> %505, float 0.000000e+00, i32 2
%507 = insertelement <4 x float> %506, float %489, i32 3
%508 = extractelement <4 x float> %507, i32 0
%509 = extractelement <4 x float> %507, i32 1
%510 = insertelement <4 x float> undef, float %508, i32 0
%511 = insertelement <4 x float> %510, float %509, i32 1
%512 = insertelement <4 x float> %511, float undef, i32 2
%513 = insertelement <4 x float> %512, float undef, i32 3
%514 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %513, i32 20, i32 4, i32 2)
%515 = extractelement <4 x float> %514, i32 3
%516 = fcmp oge float %498, %515
%517 = sext i1 %516 to i32
%518 = bitcast i32 %517 to float
%519 = bitcast float %518 to i32
%520 = icmp ne i32 %519, 0
br i1 %520, label %IF152, label %ENDIF151
IF152: ; preds = %ENDIF148
%521 = fmul float 2.000000e+00, %499
%522 = fsub float -0.000000e+00, %521
%523 = fadd float %498, %522
br label %ENDIF151
ENDIF151: ; preds = %IF152, %ENDIF148
%temp88.3 = phi float [ %523, %IF152 ], [ %498, %ENDIF148 ]
%temp92.3 = phi float [ %498, %IF152 ], [ %temp92.2, %ENDIF148 ]
%524 = fadd float %temp88.3, %499
%525 = fmul float %499, 5.000000e-01
%526 = fmul float %129, %524
%527 = fadd float %526, %22
%528 = fmul float %130, %524
%529 = fadd float %528, %23
%530 = insertelement <4 x float> undef, float %527, i32 0
%531 = insertelement <4 x float> %530, float %529, i32 1
%532 = insertelement <4 x float> %531, float 0.000000e+00, i32 2
%533 = insertelement <4 x float> %532, float %515, i32 3
%534 = extractelement <4 x float> %533, i32 0
%535 = extractelement <4 x float> %533, i32 1
%536 = insertelement <4 x float> undef, float %534, i32 0
%537 = insertelement <4 x float> %536, float %535, i32 1
%538 = insertelement <4 x float> %537, float undef, i32 2
%539 = insertelement <4 x float> %538, float undef, i32 3
%540 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %539, i32 20, i32 4, i32 2)
%541 = extractelement <4 x float> %540, i32 3
%542 = fcmp oge float %524, %541
%543 = sext i1 %542 to i32
%544 = bitcast i32 %543 to float
%545 = bitcast float %544 to i32
%546 = icmp ne i32 %545, 0
br i1 %546, label %IF155, label %ENDIF154
IF155: ; preds = %ENDIF151
%547 = fmul float 2.000000e+00, %525
%548 = fsub float -0.000000e+00, %547
%549 = fadd float %524, %548
br label %ENDIF154
ENDIF154: ; preds = %IF155, %ENDIF151
%temp88.4 = phi float [ %549, %IF155 ], [ %524, %ENDIF151 ]
%temp92.4 = phi float [ %524, %IF155 ], [ %temp92.3, %ENDIF151 ]
%550 = fadd float %temp88.4, %525
%551 = fmul float %129, %550
%552 = fadd float %551, %22
%553 = fmul float %130, %550
%554 = fadd float %553, %23
%555 = insertelement <4 x float> undef, float %552, i32 0
%556 = insertelement <4 x float> %555, float %554, i32 1
%557 = insertelement <4 x float> %556, float 0.000000e+00, i32 2
%558 = insertelement <4 x float> %557, float %541, i32 3
%559 = extractelement <4 x float> %558, i32 0
%560 = extractelement <4 x float> %558, i32 1
%561 = insertelement <4 x float> undef, float %559, i32 0
%562 = insertelement <4 x float> %561, float %560, i32 1
%563 = insertelement <4 x float> %562, float undef, i32 2
%564 = insertelement <4 x float> %563, float undef, i32 3
%565 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %564, i32 20, i32 4, i32 2)
%566 = extractelement <4 x float> %565, i32 3
%567 = fcmp oge float %550, %566
%568 = sext i1 %567 to i32
%569 = bitcast i32 %568 to float
%570 = bitcast float %569 to i32
%571 = icmp ne i32 %570, 0
%.temp92.4 = select i1 %571, float %550, float %temp92.4
%572 = fmul float %129, %.temp92.4
%573 = fadd float %572, %22
%574 = fmul float %130, %.temp92.4
%575 = fadd float %574, %23
%576 = insertelement <4 x float> undef, float %573, i32 0
%577 = insertelement <4 x float> %576, float %575, i32 1
%578 = insertelement <4 x float> %577, float 0.000000e+00, i32 2
%579 = insertelement <4 x float> %578, float %566, i32 3
%580 = extractelement <4 x float> %579, i32 0
%581 = extractelement <4 x float> %579, i32 1
%582 = insertelement <4 x float> undef, float %580, i32 0
%583 = insertelement <4 x float> %582, float %581, i32 1
%584 = insertelement <4 x float> %583, float undef, i32 2
%585 = insertelement <4 x float> %584, float undef, i32 3
%586 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %585, i32 20, i32 4, i32 2)
%587 = extractelement <4 x float> %586, i32 0
%588 = extractelement <4 x float> %586, i32 1
%589 = extractelement <4 x float> %586, i32 2
%590 = fmul float %587, 2.000000e+00
%591 = fadd float %590, -1.000000e+00
%592 = fmul float %588, 2.000000e+00
%593 = fadd float %592, -1.000000e+00
%594 = fmul float %589, 2.000000e+00
%595 = fadd float %594, -1.000000e+00
br label %ENDIF136
IF161: ; preds = %ENDIF136
%596 = fmul float %result.i, 0x3FB99999A0000000
%597 = fcmp uge float 0x3FE4CCCCC0000000, %596
%598 = select i1 %597, float 0x3FE4CCCCC0000000, float %596
%599 = fcmp uge float %598, 5.000000e-01
%600 = select i1 %599, float 5.000000e-01, float %598
%one.sub.a.i137 = fsub float 1.000000e+00, %600
%one.sub.ac.i138 = fmul float %one.sub.a.i137, %299
%mul.i139 = fmul float %result.i172, %299
%result.i140 = fadd float %mul.i139, %one.sub.ac.i138
%one.sub.a.i133 = fsub float 1.000000e+00, %600
%one.sub.ac.i134 = fmul float %one.sub.a.i133, %300
%mul.i135 = fmul float %result.i168, %300
%result.i136 = fadd float %mul.i135, %one.sub.ac.i134
%one.sub.a.i129 = fsub float 1.000000e+00, %600
%one.sub.ac.i130 = fmul float %one.sub.a.i129, %301
%mul.i131 = fmul float %result.i164, %301
%result.i132 = fadd float %mul.i131, %one.sub.ac.i130
%one.sub.a.i125 = fsub float 1.000000e+00, %600
%one.sub.ac.i126 = fmul float %one.sub.a.i125, %302
%mul.i127 = fmul float %result.i160, %302
%result.i128 = fadd float %mul.i127, %one.sub.ac.i126
%601 = insertelement <4 x float> undef, float %328, i32 0
%602 = insertelement <4 x float> %601, float %329, i32 1
%603 = insertelement <4 x float> %602, float %330, i32 2
%604 = insertelement <4 x float> %603, float 0.000000e+00, i32 3
%605 = insertelement <4 x float> undef, float %63, i32 0
%606 = insertelement <4 x float> %605, float %65, i32 1
%607 = insertelement <4 x float> %606, float %67, i32 2
%608 = insertelement <4 x float> %607, float 0.000000e+00, i32 3
%609 = call float @llvm.AMDGPU.dp4(<4 x float> %604, <4 x float> %608)
%610 = fcmp uge float 0x3FE6666660000000, %609
%611 = select i1 %610, float 0x3FE6666660000000, float %609
%612 = fmul float %8, %611
%613 = fmul float %13, %611
%614 = fmul float %18, %611
%615 = insertelement <4 x float> undef, float %34, i32 0
%616 = insertelement <4 x float> %615, float %35, i32 1
%617 = insertelement <4 x float> %616, float %36, i32 2
%618 = insertelement <4 x float> %617, float 0.000000e+00, i32 3
%619 = insertelement <4 x float> undef, float %63, i32 0
%620 = insertelement <4 x float> %619, float %65, i32 1
%621 = insertelement <4 x float> %620, float %67, i32 2
%622 = insertelement <4 x float> %621, float 0.000000e+00, i32 3
%623 = call float @llvm.AMDGPU.dp4(<4 x float> %618, <4 x float> %622)
%624 = fcmp uge float 0x3FECCCCCC0000000, %623
%625 = select i1 %624, float 0x3FECCCCCC0000000, float %623
%626 = fmul float %612, %625
%627 = fmul float %613, %625
%628 = fmul float %614, %625
br label %ENDIF160
ENDIF160: ; preds = %IF161, %ENDIF136
%temp84.0 = phi float [ %result.i140, %IF161 ], [ %254, %ENDIF136 ]
%temp85.0 = phi float [ %result.i136, %IF161 ], [ %255, %ENDIF136 ]
%temp86.0 = phi float [ %result.i132, %IF161 ], [ %256, %ENDIF136 ]
%temp87.0 = phi float [ %result.i128, %IF161 ], [ %257, %ENDIF136 ]
%temp92.6 = phi float [ %626, %IF161 ], [ %406, %ENDIF136 ]
%temp93.0 = phi float [ %627, %IF161 ], [ 0.000000e+00, %ENDIF136 ]
%temp94.0 = phi float [ %628, %IF161 ], [ 0.000000e+00, %ENDIF136 ]
%629 = fcmp olt float 2.200000e+03, %179
%630 = sext i1 %629 to i32
%631 = bitcast i32 %630 to float
%632 = fcmp olt float %179, 2.300000e+03
%633 = sext i1 %632 to i32
%634 = bitcast i32 %633 to float
%635 = bitcast float %631 to i32
%636 = bitcast float %634 to i32
%637 = and i32 %635, %636
%638 = bitcast i32 %637 to float
%639 = bitcast float %638 to i32
%640 = icmp ne i32 %639, 0
br i1 %640, label %IF164, label %ENDIF163
IF164: ; preds = %ENDIF160
%641 = fmul float %result.i, 5.000000e-01
%642 = fcmp uge float 0x3FE4CCCCC0000000, %641
%643 = select i1 %642, float 0x3FE4CCCCC0000000, float %641
%644 = fcmp uge float %643, 0x3FD6666660000000
%645 = select i1 %644, float 0x3FD6666660000000, float %643
%one.sub.a.i121 = fsub float 1.000000e+00, %645
%one.sub.ac.i122 = fmul float %one.sub.a.i121, %299
%mul.i123 = fmul float %result.i172, %299
%result.i124 = fadd float %mul.i123, %one.sub.ac.i122
%one.sub.a.i117 = fsub float 1.000000e+00, %645
%one.sub.ac.i118 = fmul float %one.sub.a.i117, %300
%mul.i119 = fmul float %result.i168, %300
%result.i120 = fadd float %mul.i119, %one.sub.ac.i118
%one.sub.a.i113 = fsub float 1.000000e+00, %645
%one.sub.ac.i114 = fmul float %one.sub.a.i113, %301
%mul.i115 = fmul float %result.i164, %301
%result.i116 = fadd float %mul.i115, %one.sub.ac.i114
%one.sub.a.i109 = fsub float 1.000000e+00, %645
%one.sub.ac.i110 = fmul float %one.sub.a.i109, %302
%mul.i111 = fmul float %result.i160, %302
%result.i112 = fadd float %mul.i111, %one.sub.ac.i110
%646 = insertelement <4 x float> undef, float %328, i32 0
%647 = insertelement <4 x float> %646, float %329, i32 1
%648 = insertelement <4 x float> %647, float %330, i32 2
%649 = insertelement <4 x float> %648, float 0.000000e+00, i32 3
%650 = insertelement <4 x float> undef, float %63, i32 0
%651 = insertelement <4 x float> %650, float %65, i32 1
%652 = insertelement <4 x float> %651, float %67, i32 2
%653 = insertelement <4 x float> %652, float 0.000000e+00, i32 3
%654 = call float @llvm.AMDGPU.dp4(<4 x float> %649, <4 x float> %653)
%655 = fcmp uge float 0x3FE6666660000000, %654
%656 = select i1 %655, float 0x3FE6666660000000, float %654
%657 = fmul float %8, %656
%658 = fmul float %13, %656
%659 = fmul float %18, %656
%660 = insertelement <4 x float> undef, float %34, i32 0
%661 = insertelement <4 x float> %660, float %35, i32 1
%662 = insertelement <4 x float> %661, float %36, i32 2
%663 = insertelement <4 x float> %662, float 0.000000e+00, i32 3
%664 = insertelement <4 x float> undef, float %63, i32 0
%665 = insertelement <4 x float> %664, float %65, i32 1
%666 = insertelement <4 x float> %665, float %67, i32 2
%667 = insertelement <4 x float> %666, float 0.000000e+00, i32 3
%668 = call float @llvm.AMDGPU.dp4(<4 x float> %663, <4 x float> %667)
%669 = fcmp uge float 0x3FECCCCCC0000000, %668
%670 = select i1 %669, float 0x3FECCCCCC0000000, float %668
%671 = fmul float %657, %670
%672 = fmul float %658, %670
%673 = fmul float %659, %670
br label %ENDIF163
ENDIF163: ; preds = %IF164, %ENDIF160
%temp84.1 = phi float [ %result.i124, %IF164 ], [ %temp84.0, %ENDIF160 ]
%temp85.1 = phi float [ %result.i120, %IF164 ], [ %temp85.0, %ENDIF160 ]
%temp86.1 = phi float [ %result.i116, %IF164 ], [ %temp86.0, %ENDIF160 ]
%temp87.1 = phi float [ %result.i112, %IF164 ], [ %temp87.0, %ENDIF160 ]
%temp92.7 = phi float [ %671, %IF164 ], [ %temp92.6, %ENDIF160 ]
%temp93.1 = phi float [ %672, %IF164 ], [ %temp93.0, %ENDIF160 ]
%temp94.1 = phi float [ %673, %IF164 ], [ %temp94.0, %ENDIF160 ]
%674 = fcmp oge float %179, 2.300000e+03
%675 = sext i1 %674 to i32
%676 = bitcast i32 %675 to float
%677 = fcmp olt float %179, 2.480000e+03
%678 = sext i1 %677 to i32
%679 = bitcast i32 %678 to float
%680 = bitcast float %676 to i32
%681 = bitcast float %679 to i32
%682 = and i32 %680, %681
%683 = bitcast i32 %682 to float
%684 = bitcast float %683 to i32
%685 = icmp ne i32 %684, 0
br i1 %685, label %IF167, label %ENDIF166
IF167: ; preds = %ENDIF163
%686 = fmul float %result.i, 5.000000e-01
%687 = fcmp uge float 0x3FE4CCCCC0000000, %686
%688 = select i1 %687, float 0x3FE4CCCCC0000000, float %686
%689 = fcmp uge float %688, 0x3FD3333340000000
%690 = select i1 %689, float 0x3FD3333340000000, float %688
%one.sub.a.i105 = fsub float 1.000000e+00, %690
%one.sub.ac.i106 = fmul float %one.sub.a.i105, %299
%mul.i107 = fmul float %result.i156, %299
%result.i108 = fadd float %mul.i107, %one.sub.ac.i106
%one.sub.a.i101 = fsub float 1.000000e+00, %690
%one.sub.ac.i102 = fmul float %one.sub.a.i101, %300
%mul.i103 = fmul float %result.i152, %300
%result.i104 = fadd float %mul.i103, %one.sub.ac.i102
%one.sub.a.i97 = fsub float 1.000000e+00, %690
%one.sub.ac.i98 = fmul float %one.sub.a.i97, %301
%mul.i99 = fmul float %result.i148, %301
%result.i100 = fadd float %mul.i99, %one.sub.ac.i98
%one.sub.a.i93 = fsub float 1.000000e+00, %690
%one.sub.ac.i94 = fmul float %one.sub.a.i93, %302
%mul.i95 = fmul float %result.i144, %302
%result.i96 = fadd float %mul.i95, %one.sub.ac.i94
%691 = insertelement <4 x float> undef, float %328, i32 0
%692 = insertelement <4 x float> %691, float %329, i32 1
%693 = insertelement <4 x float> %692, float %330, i32 2
%694 = insertelement <4 x float> %693, float 0.000000e+00, i32 3
%695 = insertelement <4 x float> undef, float %63, i32 0
%696 = insertelement <4 x float> %695, float %65, i32 1
%697 = insertelement <4 x float> %696, float %67, i32 2
%698 = insertelement <4 x float> %697, float 0.000000e+00, i32 3
%699 = call float @llvm.AMDGPU.dp4(<4 x float> %694, <4 x float> %698)
%700 = fcmp uge float 0x3FEB333340000000, %699
%701 = select i1 %700, float 0x3FEB333340000000, float %699
%702 = fmul float %8, %701
%703 = fmul float %13, %701
%704 = fmul float %18, %701
%705 = insertelement <4 x float> undef, float %34, i32 0
%706 = insertelement <4 x float> %705, float %35, i32 1
%707 = insertelement <4 x float> %706, float %36, i32 2
%708 = insertelement <4 x float> %707, float 0.000000e+00, i32 3
%709 = insertelement <4 x float> undef, float %63, i32 0
%710 = insertelement <4 x float> %709, float %65, i32 1
%711 = insertelement <4 x float> %710, float %67, i32 2
%712 = insertelement <4 x float> %711, float 0.000000e+00, i32 3
%713 = call float @llvm.AMDGPU.dp4(<4 x float> %708, <4 x float> %712)
%714 = fcmp uge float 0x3FECCCCCC0000000, %713
%715 = select i1 %714, float 0x3FECCCCCC0000000, float %713
%716 = fmul float %702, %715
%717 = fmul float %703, %715
%718 = fmul float %704, %715
br label %ENDIF166
ENDIF166: ; preds = %IF167, %ENDIF163
%temp84.2 = phi float [ %result.i108, %IF167 ], [ %temp84.1, %ENDIF163 ]
%temp85.2 = phi float [ %result.i104, %IF167 ], [ %temp85.1, %ENDIF163 ]
%temp86.2 = phi float [ %result.i100, %IF167 ], [ %temp86.1, %ENDIF163 ]
%temp87.2 = phi float [ %result.i96, %IF167 ], [ %temp87.1, %ENDIF163 ]
%temp92.8 = phi float [ %716, %IF167 ], [ %temp92.7, %ENDIF163 ]
%temp93.2 = phi float [ %717, %IF167 ], [ %temp93.1, %ENDIF163 ]
%temp94.2 = phi float [ %718, %IF167 ], [ %temp94.1, %ENDIF163 ]
%719 = fcmp oge float %179, 2.480000e+03
%720 = sext i1 %719 to i32
%721 = bitcast i32 %720 to float
%722 = fcmp olt float %179, 2.530000e+03
%723 = sext i1 %722 to i32
%724 = bitcast i32 %723 to float
%725 = bitcast float %721 to i32
%726 = bitcast float %724 to i32
%727 = and i32 %725, %726
%728 = bitcast i32 %727 to float
%729 = bitcast float %728 to i32
%730 = icmp ne i32 %729, 0
br i1 %730, label %IF170, label %ENDIF169
IF170: ; preds = %ENDIF166
%731 = fmul float %result.i, 5.000000e-01
%732 = fcmp uge float 0x3FE4CCCCC0000000, %731
%733 = select i1 %732, float 0x3FE4CCCCC0000000, float %731
%734 = fcmp uge float %733, 0x3FC99999A0000000
%735 = select i1 %734, float 0x3FC99999A0000000, float %733
%one.sub.a.i89 = fsub float 1.000000e+00, %735
%one.sub.ac.i90 = fmul float %one.sub.a.i89, %299
%mul.i91 = fmul float %result.i156, %299
%result.i92 = fadd float %mul.i91, %one.sub.ac.i90
%one.sub.a.i85 = fsub float 1.000000e+00, %735
%one.sub.ac.i86 = fmul float %one.sub.a.i85, %300
%mul.i87 = fmul float %result.i152, %300
%result.i88 = fadd float %mul.i87, %one.sub.ac.i86
%one.sub.a.i81 = fsub float 1.000000e+00, %735
%one.sub.ac.i82 = fmul float %one.sub.a.i81, %301
%mul.i83 = fmul float %result.i148, %301
%result.i84 = fadd float %mul.i83, %one.sub.ac.i82
%one.sub.a.i77 = fsub float 1.000000e+00, %735
%one.sub.ac.i78 = fmul float %one.sub.a.i77, %302
%mul.i79 = fmul float %result.i144, %302
%result.i80 = fadd float %mul.i79, %one.sub.ac.i78
%736 = insertelement <4 x float> undef, float %328, i32 0
%737 = insertelement <4 x float> %736, float %329, i32 1
%738 = insertelement <4 x float> %737, float %330, i32 2
%739 = insertelement <4 x float> %738, float 0.000000e+00, i32 3
%740 = insertelement <4 x float> undef, float %63, i32 0
%741 = insertelement <4 x float> %740, float %65, i32 1
%742 = insertelement <4 x float> %741, float %67, i32 2
%743 = insertelement <4 x float> %742, float 0.000000e+00, i32 3
%744 = call float @llvm.AMDGPU.dp4(<4 x float> %739, <4 x float> %743)
%745 = fcmp uge float 0x3FEB333340000000, %744
%746 = select i1 %745, float 0x3FEB333340000000, float %744
%747 = fmul float %8, %746
%748 = fmul float %13, %746
%749 = fmul float %18, %746
%750 = insertelement <4 x float> undef, float %34, i32 0
%751 = insertelement <4 x float> %750, float %35, i32 1
%752 = insertelement <4 x float> %751, float %36, i32 2
%753 = insertelement <4 x float> %752, float 0.000000e+00, i32 3
%754 = insertelement <4 x float> undef, float %63, i32 0
%755 = insertelement <4 x float> %754, float %65, i32 1
%756 = insertelement <4 x float> %755, float %67, i32 2
%757 = insertelement <4 x float> %756, float 0.000000e+00, i32 3
%758 = call float @llvm.AMDGPU.dp4(<4 x float> %753, <4 x float> %757)
%759 = fcmp uge float 0x3FECCCCCC0000000, %758
%760 = select i1 %759, float 0x3FECCCCCC0000000, float %758
%761 = fmul float %747, %760
%762 = fmul float %748, %760
%763 = fmul float %749, %760
br label %ENDIF169
ENDIF169: ; preds = %IF170, %ENDIF166
%temp84.3 = phi float [ %result.i92, %IF170 ], [ %temp84.2, %ENDIF166 ]
%temp85.3 = phi float [ %result.i88, %IF170 ], [ %temp85.2, %ENDIF166 ]
%temp86.3 = phi float [ %result.i84, %IF170 ], [ %temp86.2, %ENDIF166 ]
%temp87.3 = phi float [ %result.i80, %IF170 ], [ %temp87.2, %ENDIF166 ]
%temp92.9 = phi float [ %761, %IF170 ], [ %temp92.8, %ENDIF166 ]
%temp93.3 = phi float [ %762, %IF170 ], [ %temp93.2, %ENDIF166 ]
%temp94.3 = phi float [ %763, %IF170 ], [ %temp94.2, %ENDIF166 ]
%764 = fcmp oge float %179, 2.530000e+03
%765 = sext i1 %764 to i32
%766 = bitcast i32 %765 to float
%767 = fcmp olt float %179, 2.670000e+03
%768 = sext i1 %767 to i32
%769 = bitcast i32 %768 to float
%770 = bitcast float %766 to i32
%771 = bitcast float %769 to i32
%772 = and i32 %770, %771
%773 = bitcast i32 %772 to float
%774 = bitcast float %773 to i32
%775 = icmp ne i32 %774, 0
br i1 %775, label %IF173, label %ENDIF172
IF173: ; preds = %ENDIF169
%776 = fmul float %result.i, 5.000000e-01
%777 = fcmp uge float 0x3FE4CCCCC0000000, %776
%778 = select i1 %777, float 0x3FE4CCCCC0000000, float %776
%779 = fcmp uge float %778, 0x3FB99999A0000000
%780 = select i1 %779, float 0x3FB99999A0000000, float %778
%one.sub.a.i73 = fsub float 1.000000e+00, %780
%one.sub.ac.i74 = fmul float %one.sub.a.i73, %299
%mul.i75 = fmul float %result.i172, %299
%result.i76 = fadd float %mul.i75, %one.sub.ac.i74
%one.sub.a.i69 = fsub float 1.000000e+00, %780
%one.sub.ac.i70 = fmul float %one.sub.a.i69, %300
%mul.i71 = fmul float %result.i168, %300
%result.i72 = fadd float %mul.i71, %one.sub.ac.i70
%one.sub.a.i65 = fsub float 1.000000e+00, %780
%one.sub.ac.i66 = fmul float %one.sub.a.i65, %301
%mul.i67 = fmul float %result.i164, %301
%result.i68 = fadd float %mul.i67, %one.sub.ac.i66
%one.sub.a.i61 = fsub float 1.000000e+00, %780
%one.sub.ac.i62 = fmul float %one.sub.a.i61, %302
%mul.i63 = fmul float %result.i160, %302
%result.i64 = fadd float %mul.i63, %one.sub.ac.i62
%781 = insertelement <4 x float> undef, float %328, i32 0
%782 = insertelement <4 x float> %781, float %329, i32 1
%783 = insertelement <4 x float> %782, float %330, i32 2
%784 = insertelement <4 x float> %783, float 0.000000e+00, i32 3
%785 = insertelement <4 x float> undef, float %63, i32 0
%786 = insertelement <4 x float> %785, float %65, i32 1
%787 = insertelement <4 x float> %786, float %67, i32 2
%788 = insertelement <4 x float> %787, float 0.000000e+00, i32 3
%789 = call float @llvm.AMDGPU.dp4(<4 x float> %784, <4 x float> %788)
%790 = fcmp uge float 0x3FEB333340000000, %789
%791 = select i1 %790, float 0x3FEB333340000000, float %789
%792 = fmul float %8, %791
%793 = fmul float %13, %791
%794 = fmul float %18, %791
%795 = insertelement <4 x float> undef, float %34, i32 0
%796 = insertelement <4 x float> %795, float %35, i32 1
%797 = insertelement <4 x float> %796, float %36, i32 2
%798 = insertelement <4 x float> %797, float 0.000000e+00, i32 3
%799 = insertelement <4 x float> undef, float %63, i32 0
%800 = insertelement <4 x float> %799, float %65, i32 1
%801 = insertelement <4 x float> %800, float %67, i32 2
%802 = insertelement <4 x float> %801, float 0.000000e+00, i32 3
%803 = call float @llvm.AMDGPU.dp4(<4 x float> %798, <4 x float> %802)
%804 = fcmp uge float 0x3FECCCCCC0000000, %803
%805 = select i1 %804, float 0x3FECCCCCC0000000, float %803
%806 = fmul float %792, %805
%807 = fmul float %793, %805
%808 = fmul float %794, %805
br label %ENDIF172
ENDIF172: ; preds = %IF173, %ENDIF169
%temp84.4 = phi float [ %result.i76, %IF173 ], [ %temp84.3, %ENDIF169 ]
%temp85.4 = phi float [ %result.i72, %IF173 ], [ %temp85.3, %ENDIF169 ]
%temp86.4 = phi float [ %result.i68, %IF173 ], [ %temp86.3, %ENDIF169 ]
%temp87.4 = phi float [ %result.i64, %IF173 ], [ %temp87.3, %ENDIF169 ]
%temp92.10 = phi float [ %806, %IF173 ], [ %temp92.9, %ENDIF169 ]
%temp93.4 = phi float [ %807, %IF173 ], [ %temp93.3, %ENDIF169 ]
%temp94.4 = phi float [ %808, %IF173 ], [ %temp94.3, %ENDIF169 ]
%809 = fcmp oge float %179, 2.670000e+03
%810 = sext i1 %809 to i32
%811 = bitcast i32 %810 to float
%812 = bitcast float %811 to i32
%813 = icmp ne i32 %812, 0
br i1 %813, label %IF176, label %ENDIF175
IF176: ; preds = %ENDIF172
%814 = fmul float %result.i, 0x3FB99999A0000000
%815 = fcmp uge float 0.000000e+00, %814
%816 = select i1 %815, float 0.000000e+00, float %814
%817 = fcmp uge float %816, 0x3FD99999A0000000
%818 = select i1 %817, float 0x3FD99999A0000000, float %816
%one.sub.a.i57 = fsub float 1.000000e+00, %818
%one.sub.ac.i58 = fmul float %one.sub.a.i57, %299
%mul.i59 = fmul float %result.i172, %299
%result.i60 = fadd float %mul.i59, %one.sub.ac.i58
%one.sub.a.i53 = fsub float 1.000000e+00, %818
%one.sub.ac.i54 = fmul float %one.sub.a.i53, %300
%mul.i55 = fmul float %result.i168, %300
%result.i56 = fadd float %mul.i55, %one.sub.ac.i54
%one.sub.a.i49 = fsub float 1.000000e+00, %818
%one.sub.ac.i50 = fmul float %one.sub.a.i49, %301
%mul.i51 = fmul float %result.i164, %301
%result.i52 = fadd float %mul.i51, %one.sub.ac.i50
%one.sub.a.i45 = fsub float 1.000000e+00, %818
%one.sub.ac.i46 = fmul float %one.sub.a.i45, %302
%mul.i47 = fmul float %result.i160, %302
%result.i48 = fadd float %mul.i47, %one.sub.ac.i46
%819 = insertelement <4 x float> undef, float %328, i32 0
%820 = insertelement <4 x float> %819, float %329, i32 1
%821 = insertelement <4 x float> %820, float %330, i32 2
%822 = insertelement <4 x float> %821, float 0.000000e+00, i32 3
%823 = insertelement <4 x float> undef, float %63, i32 0
%824 = insertelement <4 x float> %823, float %65, i32 1
%825 = insertelement <4 x float> %824, float %67, i32 2
%826 = insertelement <4 x float> %825, float 0.000000e+00, i32 3
%827 = call float @llvm.AMDGPU.dp4(<4 x float> %822, <4 x float> %826)
%828 = fcmp uge float 0x3FEB333340000000, %827
%829 = select i1 %828, float 0x3FEB333340000000, float %827
%830 = fmul float %8, %829
%831 = fmul float %13, %829
%832 = fmul float %18, %829
%833 = insertelement <4 x float> undef, float %34, i32 0
%834 = insertelement <4 x float> %833, float %35, i32 1
%835 = insertelement <4 x float> %834, float %36, i32 2
%836 = insertelement <4 x float> %835, float 0.000000e+00, i32 3
%837 = insertelement <4 x float> undef, float %63, i32 0
%838 = insertelement <4 x float> %837, float %65, i32 1
%839 = insertelement <4 x float> %838, float %67, i32 2
%840 = insertelement <4 x float> %839, float 0.000000e+00, i32 3
%841 = call float @llvm.AMDGPU.dp4(<4 x float> %836, <4 x float> %840)
%842 = fcmp uge float 0x3FECCCCCC0000000, %841
%843 = select i1 %842, float 0x3FECCCCCC0000000, float %841
%844 = fmul float %830, %843
%845 = fmul float %831, %843
%846 = fmul float %832, %843
br label %ENDIF175
ENDIF175: ; preds = %IF176, %ENDIF172
%temp84.5 = phi float [ %result.i60, %IF176 ], [ %temp84.4, %ENDIF172 ]
%temp85.5 = phi float [ %result.i56, %IF176 ], [ %temp85.4, %ENDIF172 ]
%temp86.5 = phi float [ %result.i52, %IF176 ], [ %temp86.4, %ENDIF172 ]
%temp87.5 = phi float [ %result.i48, %IF176 ], [ %temp87.4, %ENDIF172 ]
%temp92.11 = phi float [ %844, %IF176 ], [ %temp92.10, %ENDIF172 ]
%temp93.5 = phi float [ %845, %IF176 ], [ %temp93.4, %ENDIF172 ]
%temp94.5 = phi float [ %846, %IF176 ], [ %temp94.4, %ENDIF172 ]
%847 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 10)
%848 = extractelement <4 x float> %847, i32 0
%849 = fcmp olt float %848, %179
%850 = sext i1 %849 to i32
%851 = bitcast i32 %850 to float
%852 = bitcast float %851 to i32
%853 = icmp ne i32 %852, 0
br i1 %853, label %IF179, label %ENDIF178
IF179: ; preds = %ENDIF175
%854 = fadd float %result.i, 1.000000e+00
%855 = fadd float %result.i, 1.000000e+00
%856 = fadd float %result.i, 1.000000e+00
%857 = insertelement <4 x float> undef, float %43, i32 0
%858 = insertelement <4 x float> %857, float %44, i32 1
%859 = insertelement <4 x float> %858, float %45, i32 2
%860 = insertelement <4 x float> %859, float 0.000000e+00, i32 3
%861 = insertelement <4 x float> undef, float %43, i32 0
%862 = insertelement <4 x float> %861, float %44, i32 1
%863 = insertelement <4 x float> %862, float %45, i32 2
%864 = insertelement <4 x float> %863, float 0.000000e+00, i32 3
%865 = call float @llvm.AMDGPU.dp4(<4 x float> %860, <4 x float> %864)
%866 = call float @llvm.AMDGPU.rsq.clamped.f32(float %865)
%867 = fmul float %45, %866
%868 = call float @fabs(float %867)
%869 = fmul float %176, 0x3FECCCCCC0000000
%870 = fadd float %869, %868
%871 = fadd float %870, 0xBFEFAE1480000000
%872 = fmul float %871, 0xC043FFFE20000000
%873 = call float @llvm.AMDGPU.clamp.f32(float %872, float 0.000000e+00, float 1.000000e+00)
%874 = fmul float 2.000000e+00, %873
%875 = fsub float -0.000000e+00, %874
%876 = fadd float 3.000000e+00, %875
%877 = fmul float %873, %876
%878 = fmul float %873, %877
%one.sub.a.i41 = fsub float 1.000000e+00, %878
%one.sub.ac.i42 = fmul float %one.sub.a.i41, %854
%mul.i43 = fmul float %temp84.5, %854
%result.i44 = fadd float %mul.i43, %one.sub.ac.i42
%one.sub.a.i37 = fsub float 1.000000e+00, %878
%one.sub.ac.i38 = fmul float %one.sub.a.i37, %855
%mul.i39 = fmul float %temp85.5, %855
%result.i40 = fadd float %mul.i39, %one.sub.ac.i38
%one.sub.a.i33 = fsub float 1.000000e+00, %878
%one.sub.ac.i34 = fmul float %one.sub.a.i33, %856
%mul.i35 = fmul float %temp86.5, %856
%result.i36 = fadd float %mul.i35, %one.sub.ac.i34
%one.sub.a.i29 = fsub float 1.000000e+00, %878
%one.sub.ac.i30 = fmul float %one.sub.a.i29, 0.000000e+00
%mul.i31 = fmul float %temp87.5, 0.000000e+00
%result.i32 = fadd float %mul.i31, %one.sub.ac.i30
%879 = fmul float %result.i, 5.000000e-01
%880 = fcmp uge float 0x3FE4CCCCC0000000, %879
%881 = select i1 %880, float 0x3FE4CCCCC0000000, float %879
%882 = fcmp uge float %881, 0x3FE3333340000000
%883 = select i1 %882, float 0x3FE3333340000000, float %881
%one.sub.a.i25 = fsub float 1.000000e+00, %883
%one.sub.ac.i26 = fmul float %one.sub.a.i25, %temp84.5
%mul.i27 = fmul float %result.i44, %temp84.5
%result.i28 = fadd float %mul.i27, %one.sub.ac.i26
%one.sub.a.i21 = fsub float 1.000000e+00, %883
%one.sub.ac.i22 = fmul float %one.sub.a.i21, %temp85.5
%mul.i23 = fmul float %result.i40, %temp85.5
%result.i24 = fadd float %mul.i23, %one.sub.ac.i22
%one.sub.a.i17 = fsub float 1.000000e+00, %883
%one.sub.ac.i18 = fmul float %one.sub.a.i17, %temp86.5
%mul.i19 = fmul float %result.i36, %temp86.5
%result.i20 = fadd float %mul.i19, %one.sub.ac.i18
%one.sub.a.i13 = fsub float 1.000000e+00, %883
%one.sub.ac.i14 = fmul float %one.sub.a.i13, %temp87.5
%mul.i15 = fmul float %result.i32, %temp87.5
%result.i16 = fadd float %mul.i15, %one.sub.ac.i14
%884 = insertelement <4 x float> undef, float %328, i32 0
%885 = insertelement <4 x float> %884, float %329, i32 1
%886 = insertelement <4 x float> %885, float %330, i32 2
%887 = insertelement <4 x float> %886, float 0.000000e+00, i32 3
%888 = insertelement <4 x float> undef, float %63, i32 0
%889 = insertelement <4 x float> %888, float %65, i32 1
%890 = insertelement <4 x float> %889, float %67, i32 2
%891 = insertelement <4 x float> %890, float 0.000000e+00, i32 3
%892 = call float @llvm.AMDGPU.dp4(<4 x float> %887, <4 x float> %891)
%893 = fcmp uge float 0x3FE99999A0000000, %892
%894 = select i1 %893, float 0x3FE99999A0000000, float %892
%895 = fmul float %8, %894
%896 = fmul float %13, %894
%897 = fmul float %18, %894
%898 = insertelement <4 x float> undef, float %34, i32 0
%899 = insertelement <4 x float> %898, float %35, i32 1
%900 = insertelement <4 x float> %899, float %36, i32 2
%901 = insertelement <4 x float> %900, float 0.000000e+00, i32 3
%902 = insertelement <4 x float> undef, float %63, i32 0
%903 = insertelement <4 x float> %902, float %65, i32 1
%904 = insertelement <4 x float> %903, float %67, i32 2
%905 = insertelement <4 x float> %904, float 0.000000e+00, i32 3
%906 = call float @llvm.AMDGPU.dp4(<4 x float> %901, <4 x float> %905)
%907 = fcmp uge float 0x3FECCCCCC0000000, %906
%908 = select i1 %907, float 0x3FECCCCCC0000000, float %906
%909 = fmul float %895, %908
%910 = fmul float %896, %908
%911 = fmul float %897, %908
br label %ENDIF178
ENDIF178: ; preds = %IF179, %ENDIF175
%temp84.6 = phi float [ %result.i28, %IF179 ], [ %temp84.5, %ENDIF175 ]
%temp85.6 = phi float [ %result.i24, %IF179 ], [ %temp85.5, %ENDIF175 ]
%temp86.6 = phi float [ %result.i20, %IF179 ], [ %temp86.5, %ENDIF175 ]
%temp87.6 = phi float [ %result.i16, %IF179 ], [ %temp87.5, %ENDIF175 ]
%temp92.12 = phi float [ %909, %IF179 ], [ %temp92.11, %ENDIF175 ]
%temp93.6 = phi float [ %910, %IF179 ], [ %temp93.5, %ENDIF175 ]
%temp94.6 = phi float [ %911, %IF179 ], [ %temp94.5, %ENDIF175 ]
%912 = fmul float %55, %temp92.12
%913 = fmul float %57, %temp93.6
%914 = fmul float %59, %temp94.6
%915 = fmul float %61, 0.000000e+00
%916 = fmul float %temp84.6, %912
%917 = fmul float %temp85.6, %913
%918 = fmul float %temp86.6, %914
%919 = fmul float %temp87.6, %915
%920 = fmul float %2, -2.000000e+00
%921 = fadd float %920, 1.000000e+00
%922 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 23)
%923 = extractelement <4 x float> %922, i32 2
%924 = fsub float -0.000000e+00, %923
%925 = fadd float %921, %924
%926 = fdiv float 1.000000e+00, %925
%927 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 24)
%928 = extractelement <4 x float> %927, i32 2
%929 = fmul float %928, %926
%930 = fsub float -0.000000e+00, %53
%931 = fmul float %930, %53
%932 = fmul float %931, %929
%933 = fmul float %932, %929
%934 = fmul float %933, 0x3FF7154760000000
%935 = call float @llvm.exp2.f32(float %934)
%936 = fcmp oeq float %53, 1.000000e+00
%937 = sext i1 %936 to i32
%938 = bitcast i32 %937 to float
%939 = bitcast float %938 to i32
%940 = icmp ne i32 %939, 0
%.184 = select i1 %940, float 1.000000e+00, float %935
%one.sub.a.i9 = fsub float 1.000000e+00, %.184
%one.sub.ac.i10 = fmul float %one.sub.a.i9, %47
%mul.i11 = fmul float %916, %47
%result.i12 = fadd float %mul.i11, %one.sub.ac.i10
%one.sub.a.i5 = fsub float 1.000000e+00, %.184
%one.sub.ac.i6 = fmul float %one.sub.a.i5, %49
%mul.i7 = fmul float %917, %49
%result.i8 = fadd float %mul.i7, %one.sub.ac.i6
%one.sub.a.i1 = fsub float 1.000000e+00, %.184
%one.sub.ac.i2 = fmul float %one.sub.a.i1, %51
%mul.i3 = fmul float %918, %51
%result.i4 = fadd float %mul.i3, %one.sub.ac.i2
%941 = insertelement <4 x float> undef, float %result.i12, i32 0
%942 = insertelement <4 x float> %941, float %result.i8, i32 1
%943 = insertelement <4 x float> %942, float %result.i4, i32 2
%944 = insertelement <4 x float> %943, float %919, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %944, i32 0, i32 0)
ret void
}
; Function Attrs: readnone
declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) #2
; Function Attrs: nounwind readnone
declare float @llvm.AMDGPU.rsq.clamped.f32(float) #3
; Function Attrs: readnone
declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32, i32) #2
; Function Attrs: readonly
declare float @fabs(float) #4
declare float @llvm.exp2.f32(float) #3
; Function Attrs: readnone
declare float @llvm.AMDGPU.clamp.f32(float, float, float) #2
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { alwaysinline nounwind readnone }
attributes #2 = { readnone }
attributes #3 = { nounwind readnone }
attributes #4 = { readonly }
Reference in New Issue View Git Blame Copy Permalink